UCC2897A — 01 引脚功能与关键规格

对标 TI datasheet《Pin Configuration and Functions》+《Specifications》章节。依据 SLUS829G §6（引脚表）、§7（EC 表）、§8.3.1（逐脚详述）；每脚讲五层：内部电路结构 → 为什么需要 → 外围怎么接 → 器件怎么算 → 接错/异常会怎样。数值 typ 除非注明，全表见 01_规格书全译。 注意：DS 正文多处沿用了旧版脚号（如“GND（6 脚）”），本文脚号一律以 §6 引脚表为准（见 00 篇译者附注 1）。

本篇总结

1. 20 个脚 = 两路 ±2 A 强驱动（OUT/AUX）+ 三个定时电阻脚（R_ON/R_OFF/R_DEL，内部都接 2.5 V 基准、把电阻转成电流）+ 一个斜坡编程脚（RSLOPE）+ 母线监测对（LINEUV/LINEOV，1.268 V 阈值）+ 双地（GND 信号地 / PGND 驱动地）。
2. 三个定时电阻脚共用同一个内部结构：2.5 V 直流源 + 电压-电流转换——电阻决定电流，电流决定定时电容充放电速率。这是理解式 1~3 的物理入口。
3. R_DEL 是“一鱼两吃”的脚：既编程死区（式 1），又编程母线迟滞电流（式 8/9，= 0.05×I_RDEL）——改死区会牵动母线窗口，必须联立复算（04 篇陷阱 6）。
4. CS 脚严禁直接跨在电流检测电阻上：斜坡补偿电流要从 CS 脚流出经 R_F 形成补偿斜坡，内部还有放电晶体管需要保护——R_F/C_F 滤波器是功能件不是可选件（DS §8.3.1.7 原文明确）。
5. SS/SD 是“软启动+软停止+关断判据”三合一：充电电流 = 0.43×I_RON（式 7），放电阈值 0.5 V，控制窗 2.5~4.5 V——它和 FB 谁低谁掌控占空比。
6. 双地分离 + 单点连接是 ±2 A 驱动的代价：GND/PGND 内部不相连，必须在器件下方用 net-tie 单点互连，否则驱动浪涌污染 1.268 V 母线比较器（阈值才 1.27 V，76 mV 的地弹就是 6% 窗口漂移）。
7. VIN 脚内置 110 V JFET 启动管，但启动期 VDD 挂载不得超过 4 mA（DS §8.3.1.16）——启动失败排查第一站。

1. 引脚配置总表（DS §6，全 20 脚）

同一引脚三个名字：引脚图印 RDEL/RON/ROFF，引脚表印 RTDEL，框图印 RTON/RTOFF——TI 原文如此（00 篇译者附注 2），本库统一 R_DEL/R_ON/R_OFF。

2. 逐脚详述

2.1 电源与地（VIN / VDD / PVDD / VREF / GND / PGND）

VIN（1 脚）— 高压启动电流源

• 内部结构：N 沟道 JFET 启动晶体管，漏极即 VIN 脚（绝对最大 120 V，推荐 ≤110 V），源极接 VDD。上电即导通给 C_BIAS/C_HF 充电；VDD 到 12.7 V（UVLO 开启阈值）立即关断；只要栅驱动在开关，JFET 持续被禁用（DS §8.3.1.16）。
• 为什么需要：稳态时控制器（含两路栅驱动）功耗远超 JFET 的电流/热能力（DS §8.3.2 原文），JFET 只负责“点火”和待机保活——待机时开关暂停、自举断粮，JFET 周期性把 VDD 从 10 V 补回 12.7 V（DS 图 19）。
• 怎么接：48 V 电信应用 VIN 直接接母线正端；高于 110 V 的母线必须外加启动电路（业界惯例：高压启动管 + 钳位，或直接选离线型芯片）。
• 怎么算：启动电流 I_DD-ST min 4 mA / typ 11 mA @V_IN=36 V；DS 明确启动期 VDD 负载不得超过 4 mA——即 C_BIAS 之外的漏电流 + 光耦偏置必须 <4 mA（min 值口径）。
• 接错会怎样：VIN 串了限流电阻 → 启动变慢但可行（JFET 是恒流特性，属推断）；VIN 挂 120 V 以上 → 超绝对最大额定值，JFET 击穿。V_IN=120 V 时 JFET 漏流仍 ≤75 µA（max），即正常工作时的待机损耗上限 9 mW——这是“免启动电阻”的代价核算。

VDD（17 脚）— 芯片电源 + UVLO 监测点

• 内部结构：UVLO 比较器（12.7 V 开 / 8.0 V 关）挂在此脚；驱动级与 5 V 稳压器的前级。
• 为什么需要：UVLO 窗口 4.7 V（typ）就是 C_BIAS 储能设计的工作电压区间（式 17 的 12.7²−8² = 96.3 V²）。
• 怎么接：C_HF（≥1 µF 陶瓷，高频滤波）+ C_BIAS（储能，式 18 算出，典型 47~100 µF）并联到 PGND，就近放置；VDD 电容 ≥ 10×VREF 电容（DS 硬性比例，防 VREF 稳压器失稳）。
• 怎么算：见 03 篇步骤 7（式 15~18 全套代入）。
• 接错会怎样：只挂 0.1 µF → 软启动中途 VDD 跌破 8 V，UVLO 复位重启，无限打嗝（04 篇陷阱 2）；C_BIAS 离芯片远 → 驱动浪涌在引线电感上形成负尖峰，误触发 UVLO。

PVDD（16 脚）— 驱动级独立供电

• 内部结构：与 VDD 内部分离的两个供电脚（DS §6），共享外部 12 V 轨。
• 为什么需要：把 ±2 A 栅驱动浪涌限制在 PVDD→OUT→管→PGND 小环里，不污染 VDD 上的 UVLO/定时电路。
• 怎么接：10 µF 陶瓷对 PGND（DS §11 电源推荐）；布局上 PVDD 与 VDD 可用 0 Ω 电阻在芯片两脚处连接（DS §11.1 原文）。
• 接错会怎样：PVDD 只接远端大电解 → 高频回路阻抗大，OUT 边沿变缓 + 灌进地平面共模噪声。

VREF（6 脚）— 5 V 精密基准

• 内部结构：带隙基准 + 线性稳压器，内部限流（短路电流 −8~−20 mA），全温 ±5%（4.75~5.25 V @0~5 mA）。
• 为什么需要：给光耦上拉、TL431 分压、以及内部所有 2.5 V 电流源链提供精确参考——LINEUV 阈值 1.268 V 的 ±4% 精度就是它修调出来的。
• 怎么接：C_VREF ≥0.022 µF（DS §8.3.1.4 推荐 0.22 µF X7R；注意 DS 三处取值不一致：EC 条件 0.01 µF / 推荐条件 0.1 µF / 正文 0.22 µF——设计取 0.1~0.22 µF 折中，属本库建议）；且 C_VDD ≥ 10×C_VREF。
• 接错会怎样：VREF 兼作大负载基准（如直接拉 >5 mA）→ 电压跌、所有阈值整体漂移；VDD<5 V 期间 VREF 曲线不单调（DS 明示）——上电时序判断别在 VDD 爬升段读 VREF。

GND（8 脚）/ PGND（13 脚）— 双地

• 内部结构：GND 是全部小信号电路（2.5 V 源、1.268 V 比较器、PWM 比较器）参考；PGND 只有大电流驱动器回流。两脚内部不相连。
• 为什么需要：±2 A 驱动浪涌 di/dt 在毫欧级共地阻抗上就是几十 mV 尖峰，直接顶到 1.268 V 母线比较器和 0.48 V CS 比较器上。
• 怎么接：GND 侧单设一块小信号地岛（R_DEL/R_ON/R_OFF/C_VREF/C_F/R_SLOPE/C_SS/光耦发射极），与 PGND 仅单点连接，连接点尽量在两脚之间（DS §8.3.1.11）；DS §11.1 建议用 net-tie 在芯片正下方互连。
• 接错会怎样：多点混接 → 母线窗口漂移、误限流，示波器上表现为“阈值随负载抖动”（04 篇陷阱 9）。

2.2 定时三电阻（R_ON / R_OFF / R_DEL）

共同内部结构：每个脚内部挂一个约 2.5 V 直流源，外接电阻 GND，把电阻值转成基准电流（I_CHG、I_DISCHG、I_RDEL）——这是“一个电阻定一个时序”的物理实现（DS §9.2 框图）。

R_ON（4 脚）：编程定时电容充电电流 → 充电区间 = OUT 最大导通时间。t_ON = 36.1×10⁻¹²×R_ON − t_DEL（式 2）。75 kΩ → 充电区间 2.7075 µs。为什么单独可编：ACF 正激 D 常设计到 60~70%（普通反激复位正激被 50% 锁死），充放电速率必须独立可调才能既定频率又定 D_MAX。接错：R_ON 用了感绕电阻/长走线 → 电流源被寄生电感扰动，占空比抖动。

R_OFF（5 脚）：编程放电电流 → 放电区间保证 OUT 关断。t_OFF = 15×10⁻¹²×R_OFF + t_DEL + 170 ns（式 3）。75 kΩ → 1.295 µs（含 t_DEL=126 ns）。170 ns 是固定的放电死区底座。接错会怎样：R_ON=R_OFF 相等时 f≈250 kHz 但 D_MAX 只有 67.6%（模型值）——见 02 篇对模型与实测差异的分析。

R_DEL（3 脚）— 死区 + 迟滞双编程（本 IC 最“值钱”的脚）

• 内部结构：I_RDEL = 2.5 V/R_DEL，分三路：①两路 Turn-on Delay 单元（图 1 的 t_DEL1/t_DEL2）；②0.05×I_RDEL 镜像成 LINEUV/LINEOV 迟滞电流源（框图可见）。
• 为什么需要：主关断→辅开通（t_DEL1）要给开关节点留出谐振摆到钳位平台的时间；辅关断→主开通（t_DEL2）要留给反向励磁电流把节点拉回零（ZVS）。两个方向延迟相等（式 1），靠一个电阻同时覆盖。
• 怎么算：t_DEL = 11.1×10⁻¹²×R_DEL + 15 ns（式 1）；反解 R_DEL = (t_DEL−15 ns)×9.01×10¹⁰（式 19/20）。R_DEL=10 kΩ → 模型 126 ns，实测 110/115 ns——模型偏保守约 10 ns，定值后须实测微调。
• 联动陷阱：I_HYST = 0.05×I_RDEL = 0.05×2.5/R_DEL（式 8/9）。R_DEL=10 kΩ → 12.5 µA（EC 表 −13 µA typ ✓）。改 R_DEL 定死区，母线迟滞窗口跟着变——两者必须联立复算（03 篇步骤 8）。
• 接错会怎样：R_DEL 开路 → I_RDEL=0 → 死区只剩 15 ns 底座 + 迟滞消失（母线窗口瞬间收窄，可能一上电就保护振荡）；R_DEL 短路 → 死区暴涨到 µs 级 + 迟滞电流巨大（DS 图 17 给到 50 kΩ/µs 级）。

2.3 栅驱动（OUT / AUX）

OUT（15 脚）— 主开关驱动（N 管，高有效）

• 内部结构：TrueDrive™ 图腾柱，拉/灌各 2 A（绝对最大 ±2.5 A），t_R/t_F = 19/14 ns @2 nF。
• 为什么需要：ACF 主管开通时刻必须等 ZVS 谷底，驱动边沿本身占的死区预算（≈20 ns）不能太大——±2 A 是把 2 nF 栅电容在 ~30 ns 内推满的硬件底气。
• 怎么接：直接贴主 MOSFET 栅极，宽走线；TI 建议对 PGND 加 10 kΩ 下拉（DS §8.3.1.13：减小布局寄生效应——实质是给关断态栅极一个确定电位，防 dV/dt 感应开通，属机理推断）。
• 接错会怎样：串了过大栅阻（>10 Ω）→ 米勒平台拖长，消耗死区预算，ZVS 错过。

AUX（14 脚）— 钳位开关驱动（P 管，低有效）

• 内部结构：同一 TrueDrive™ 单元，但逻辑低有效（输出低 → P 管导通）。
• 为什么需要：钳位管源极接开关节点（高侧电位），P 管是唯一“栅极驱幅与占空比无关”的简单解——栅极拉到 PVDD 即关断、拉低（经 C-D 电平移位网络）即开通（DS §8.3.7，详细电路见 SLUP169）。
• 怎么接：栅极经小电阻接 AUX；源-栅间按 SLUP169 的电容+二极管电平移位布置。
• 接错会怎样：误用 N 管 → 栅极无高侧驱动轨，钳位管永远不开通，钳位电容不起作用，主管第一拍就雪崩（现场即炸管）。

2.4 控制回路（FB / CS / RSLOPE / SS/SD）

FB（11 脚）— 反馈控制电压

• 内部结构：缓冲后经 ÷4 分压送 PWM 比较器（框图 4×R 网络）；与 SS/SD 取低（谁低谁控制占空比）。有效窗 2.5~4.5 V：<2.5 V 零占空比（脉冲跳过），>4.5 V 满占空比 D_MAX。
• 为什么需要：光耦/误差放大器在次级，FB 是跨隔离边界的唯一控制入口；2 V 窗口映射到 CS 的 0~0.5 V 限流窗，与 0.48 V 逐周期阈值无缝衔接。
• 怎么接：光耦集电极经 R_VREF 上拉至 VREF，发射极/输出拉向 FB；工作点设计在窗口中段（≈3.5 V）留调节余量。
• 接错会怎样：上拉电阻接到别的 5 V 轨（如次级）→ 上电次级未建立时 FB 悬空不定，占空比乱窜；FB 滤波过大 → 环路带宽被压死。

CS（9 脚）— 电流检测（本 IC 纪律最严的脚）

• 内部结构：直连 PWM 比较器（阈值 = 控制电压映射）与限流比较器（0.48 V 逐周期 / 0.75 V 打嗝）；内部斜坡补偿电流从此脚流出；定时电容放电区间（(1−D_MAX)×T_SW）内部下拉管把 CS 拉零。
• 为什么 R_F/C_F 是必需品：斜坡补偿电流要流过 R_F 才能变成补偿斜坡电压（DS §8.3.1.7 原文“必要”）；同时 R_F 限流保护内部放电晶体管。C_F 推荐 50~270 pF（DS §9.2.2.6）。
• 怎么算：R_F = 1/(2π·f_F·C_F)（式 26）；R_CS 按限流点算：R_CS = 0.48 V/I_PK(max)。
• 接错会怎样：CS 直接跨 R_CS → 无补偿斜坡，D>50% 次谐振振荡（看波形：隔周期占空比一大一小）；且放电管被功率级浪涌打坏 → 限流失灵。

RSLOPE（10 脚）— 斜坡补偿编程

• 内部结构：OUT 导通期间 R_SLOPE 上电压是定时电容波形（2 V 峰-峰斜坡）的再现，内部电流镜×5 后从 CS 脚流出 → 补偿斜率 dI_S/dt = 5×2 V/(t_ON×R_SLOPE)（式 27）。
• 为什么需要：ACF 正激 D_MAX 设计到 70%>50%，不加斜坡必然次谐振；峰值电流模式内环的稳定性由 m（补偿斜率/电感下行斜率）决定：m≥0.5 保稳，m≈1 最优，m 过大趋近电压模式（DS §9.2.2.6）。
• 怎么算：R_SLOPE = 5×2 V×R_F/(t_ON×m×dV_L/dt)（式 28），代入见 03 篇步骤 9。
• 接错会怎样：RSLOPE 走线过长拾取开关节点 dV/dt（DS 原文提醒寄生要小）→ 补偿斜坡叠加假信号，轻载抖动。

SS/SD（12 脚）— 软启动/软停止/关断三合一

• 内部结构：充电电流 I_SS = 0.43×I_RON（式 7，R_ON=75 kΩ → 14.5 µA typ，与 EC 表一致）；故障/保护时以同量级电流放电（I_SSD 与 I_SSC 对称，±10.5~18.5 µA）；0.5 V 以下为关断判据；与 FB 取低控制占空比。
• 为什么需要：ACF 重启必须“软”——硬重启时钳位电容残压会让变压器单边饱和（02 篇 §8）；SS 电压缓升同时限制每周期峰值电流，就是给磁复位留时间。
• 怎么算：C_SS = I_SS×t_SS/(4.5−2.5)（式 14，注意有效窗只有 2 V 不是 5 V）。
• 接错会怎样：C_SS 过大 → 启动慢 + C_BIAS 储能需求线性放大（式 18）；C_SS 漏电 → V_SS 爬不过 2.5 V，永远零占空比。

2.5 母线监测（LINEUV / LINEOV）

LINEUV（18 脚）/ LINEOV（19 脚）— 精确窗口比较器

• 内部结构：1.268 V 修调阈值比较器（1.243~1.294 V 全温）+ 受控迟滞电流源（接入时机由阈值穿越触发，电流 = 0.05×I_RDEL）。
• 为什么需要：ACF 正激低线时 D 顶到 D_MAX、钳位电压最高——必须在低线关机（欠压）防止磁复位失败；高线时主管应力最高（过压保护）。一只脚同时实现精确阈值+精确迟滞，是 UCC2897A 的标志性设计（DS 原文“独特之处”）。
• 怎么接/怎么算：R_IN1/R_IN2（欠压）、R_IN3/R_IN4（过压）分压，联立式 21~25 求解——两只电阻被“开通点+关断点”两个方程唯一确定，迟滞自动落在设计值上（03 篇步骤 8 全套代入）。
• 接错会怎样：只用一只上分压电阻（迟滞没参与设计）→ 迟滞 = 电流×Thevenin 阻抗，随你选的阻值乱漂，典型故障是“母线一波动就反复重启”；两脚接反 → 欠压点当过压点用，上电即保护。

2.6 系统（SYNC / N/C）

SYNC（7 脚）— 双向同步

• 内部结构：独立运行时由内部振荡器驱动，输出约 5 V、150 ns 窄脉冲（脉宽不随占空比变化），且在定时电容峰值（即 OUT 关断时刻）发出——不像普通 PWM 在开通沿同步；输入阈值 3 V/1.6 V。
• 为什么需要：多路 UCC2897A 并排（相移阵列/多路输出）时共享定频时基；窄脉冲在电容峰值发出，避免两片输出沿重合造成传导 EMI 叠加（机理推断）。
• 怎么接：不用则悬空；严禁对地接电容（DS 原文禁止——同步沿是速度关键路径）；同步脉宽须 >50 ns 且 <(1−D_MAX)×T_SYNC（式 10）。
• 接错会怎样：SYNC 被持续拉高 → 两路输出全部关断（DS 明示）；同步脉宽超式 10 → 定时电容出现平顶、双输出同关，与 ACF 互补驱动不相容（02 篇 §8 详述）。

N/C（2、20 脚）：内部无连接，可作走线过桥区（保持净空更稳妥，属惯例）。

3. 关键参数的设计含义（≥15 行）

精炼要点

上一级：UCC2897A