NCP1680 — 01 引脚功能与关键规格

对标 TI 手册“Pin Configuration and Functions + Specifications”结构。依据 onsemi NCP1680/D（DS）表 1/表 2/表 3；数值均为 typ，min/max 括注，关键处随文标注。 分析写法：每脚按“内部电路→为什么需要→外围怎么接→怎么算→开路/短路/接错会怎样”展开。标注「推断」处为 DS 未明说、按机理推演，与 DS 事实分开。

本篇总结

1. 16 脚分五组：线感知组（LVSNS1/2 差分采样）、快桥臂组（PWML/PWMH 5 V 逻辑输出）、慢桥臂组（SRH/SRL 12 V 驱动 + POLARITY 相位输出）、电流感知组（ZCD 一脚三用：退磁/限流/THD）、系统组（VCC/GND/PGND/FB/SKIP/PFCOK/FAULT/AUX）。
2. 本芯片最不寻常的设计是双向脚：SKIP 和 PFCOK 既是输出（状态指示/使能下游）也是输入（被下游强制跳周期）——这是 PFC 与后级 DC-DC “握手”的硬件接口，理解了它才算理解 NCP1680 的系统级用法。
3. ZCD 是全片信息密度最高的脚：电感放电电流 → 退磁检测（关 (1−d) 管）→ 同步驱动使能 → 积分式限流 → THD 增强器，五件事共用一个 1 µA 上拉的低电压脚。
4. 快桥臂输出刻意做成 5 V 逻辑电平而非功率驱动：图腾柱快桥臂节点在 0~400 V 间高频摆动，驱动必须浮地/隔离——驱动器选型的自由度留给用户（Si/GaN 通吃）。
5. LVSNS1/2 差分输入是图腾柱拓扑的必然：交流线相对控制器地是浮动的，单端采样没有参考点；1% 分压 + 高阻输入让分压器功耗做到 mW 级（空载功耗友好）。
6. 绝对最大额定值有三档地：VCC 30 V、快臂逻辑 5.5 V、慢臂 14 V——混接即损坏；AUX/ZCD 等 5.5 V 脚只要把电流限在 −2/+5 mA 内，允许更高电压（DS 表 2 注 1）。
7. FAULT 脚开路是安全的（内部钳位 1.7 V typ，落在 0.4~3.0 V 工作窗内）；FB 开路是不安全的（250 nA 灌电流拉到 UVP 以下保护性停机）——两脚的失效哲学相反，一个防误动作、一个防失控。
8. 三个型号 AA/AB/AC 的差异全部落在与“电感量/频率/过零”相关的参数上（Ton,max、FCLAMP、VZCDLIM、VZCD(ARM)、TPOL_FILTER、tFILT(ZCB)、BUV），引脚与封装完全一致。

1. 引脚总表（DS 图 1 + 表 1）

SOIC-16 顶视：左列 1~8（FAULT、PFCOK、FB、SKIP、GND、ZCD、SRH、SRL），右列 16~9（LVSNS2、LVSNS1、AUX、VCC、PWMH、PWML、PGND、POLARITY）。

1.1 三个型号（AA/AB/AC）差异表（DS 表 7 + 表 3）

三个型号引脚、封装完全一致，差异全部集中在“电感量/频率/过零”参数族——本质是两个档位 + 一个过零特调：

选型判据：先按 eq.1 用目标功率/最低线电压算两个档位各需多大的 L，体积/频率预算定 AA 还是 AB；对过零 THD 有苛求（如音响电源）或极性滞后敏感的场合选 AC。

2. 逐脚详述

2.1 VCC（脚 13）— 一切的起点

• 内部电路：UVLO 比较器（VCC(on) 10.5 V，9.75~11.25；VCC(off) 8.8 V，8.2~9.4；迟滞 1.7 V，min 1.2）+ 复位电平 4 V（2.5~6）+ 四档电流规格：启动前 ICC1 1.8 mA、故障锁存 ICC2 1.8 mA、开关工作 ICC3 3.3 mA（4 max）、跳周期 ICC4 0.54 mA（0.9 max）。
• 为什么这样设计：迟滞带内故意不启动（DS §8.3）——启动瞬间 ICC 从 1.8 mA 跳到 3.3 mA 再叠加驱动器负载，若 VCC 恰好悬在迟滞带内会被拉穿 VCC(off) 反复复位；1.2 V 最小迟滞就是给这个跌落留的余量。
• 外围怎么接：DS 明确无内部高压启动——偏置必须来自外部辅助电源或后级变换器。典型做法：后级反激/辅助绕组先建立 VCC（或市电侧一个小辅助电源），PFC 启动后由母线侧绕组接管。
• 怎么算：偏置源限流 ≥ ICC3(max) 4 mA + 两路驱动器静态电流（NCP51530/NCP51820 各 mA 级）；启动电容按 VCC 跌落 ≤1 V 估：C ≥ (I×t)/ΔV，例如 4 mA×10 ms/1 V = 40 µF。
• 失效后果：VCC 卡在迟滞带 → 永不启动（表现为“上电无脉冲”）；>30 V 损坏（快臂驱动器 VCC 通常才 20 V，用 FAULT 脚稳压管法保护，见 2.8）。

2.2 FB（脚 3）— 电压环的入口，也是 OVP 家族的公共监测点

• 内部电路：采样保持（S/H）电路把 FB 采样后送数字误差放大器与 2.5 V 基准（VREF 2.475~2.525 @25 ℃，2.44~2.56 全温）比较；同一采样值馈入软 OVP（105%）、快 OVP（108%，模拟比较器直连 FB 脚不经 S/H）、UVP（12%）、DRE（95.5%）、BUV（2.0/1.5 V）、跳周期恢复（94%）六个监测器。
• 为什么需要：数字补偿器方案下 FB 是唯一外部模拟入口——所有电压侧保护都从这里看世界；快 OVP 绕过数字域就是为了在载突降/浪涌时不等采样节拍、立即封脉冲。
• 外围怎么接：RFB1（上）/RFB2（下）分压，kFB = RFB2/(RFB1+RFB2)；DS 建议 RFB2≈20 kΩ 量级、RFB1 数 MΩ（见 03 设计步骤 7）。
• 怎么算：kFB = 2.5 V/Vout,nom。395 V 输出：kFB=0.6329%，RFB1/RFB2 = 156:1。
• 开路/短路：FB 开路 → 内部 250 nA（50~450 nA）灌电流把 VFB 拉到 VUVP（0.3 V typ）以下 → UVP 保护停驱动——DS 原生的开环保护；FB 对地短路同样触发 UVP。失效模式是安全的（停止而非失控）。

2.3 ZCD（脚 6）— 一脚五用，全片信息密度之最

• 内部电路：1 µA（0.7~1.3）上拉电流源 + 三个阈值比较器：武装 VZCD(ARM) 300 mV（AA）/100 mV（AB·AC）、触发 VZCD(TRG) 50 mV、浪涌 VZCD(INRUSH) 50 mV；两个限流阈值 VZCDLIM1 1.4 V（AA）/0.6 V（AB·AC），高线自动 ×60%；THD 增强器阈值 VZCD(MIN) 70 mV（AA）/30 mV（AB·AC）；传播延迟 TZCD 45 ns（75 max）。
• 为什么需要：图腾柱的 (1−d) 期间电感放电电流永远流经“母线电容 → 半桥开关单元”的返回路径（DS §20），在该路径放一颗检测电阻，不管哪个半周期、哪个导通角，退磁信息都跑不掉——这就是“一脚五用”的物理基础。
• 外围怎么接：低感量检测电阻 Rs 从返回路径到 PGND，ZCD 脚经 RZCD 接 Rs 上端（Kelvin）；DS 表 1 特别注明“建议使用低电感量的电流检测电阻”。
• 怎么算：Rs ≤ VZCDLIM/IL,PK（eq.3）。400 W/90 VAC：IL,PK=13.4 A → AA 档 Rs ≤ 104 mΩ、AB·AC 档 ≤ 45 mΩ——毫欧级金属板/合金电阻，不是普通厚膜 1206 能胜任的（感量与脉冲功率都要查）。
• 失效后果：Rs 过大 → 放电电流信号早早越过 VZCDLIM1 → 限流提前、功率上不去（推断）；Rs 过小 → 满载 ZCD 峰值低于武装阈值 → 同步 (1−d) 管永不开通（效率损失，DS §21 明说轻载不同步是特性不是故障，但满载不开就是 Rs 选小了）；RZCD 走线电感大 → ZCD 波形毛刺 → 退磁误判、谷底丢失（业界经验）。

2.4 PWML / PWMH（脚 11/12）— 快桥臂的“裸逻辑”

• 内部电路：5 V 逻辑输出（钳位 4.5~5.5 V），ROH 15 Ω（25 max）/ROL 5 Ω（10 max），±100/160 mA 峰值，上升 95 ns/下降 30 ns（1 nF 负载）；两路输出间由片内死区 TDT1 130 ns（90~170）约束 (1−d) 管的开启时机。
• 为什么是逻辑电平：快桥臂中点（开关节点）每个开关周期在 0~400 V 之间摆动，高侧驱动必须浮地（自举）或隔离——控制器自己做不了（也不该做），做成逻辑输出把驱动器选型自由度留给用户；DS 明确 PWM 逻辑电平 + 合适半桥驱动后“硅器件与 WBG 器件均可使用”。
• 外围怎么接：接半桥驱动器（onsemi 生态：NCP51820 带 Enable 可联动 SKIP；NCP51530/NCP5183 无 Enable，用 VCC 直通电路联动）。GaN 用 5~6 V 驱动谱的驱动器，SJ-MOS 用 10~12 V 谱——但 PWMx 输出被钳在 5 V，因此选驱动器时输入阈值必须 5 V 兼容。
• 失效后果：对 5.5 V 以上短路/灌电压超 ±100/160 mA → 违反绝对最大额定值（DS 表 2）；两路外驱传播延迟不匹配 → 正负半周死区不对称 → 过零行为不对称（THD 恶化，业界经验）。

2.5 SRH / SRL（脚 7/8）— 慢桥臂的片内 12 V 驱动

• 内部电路：12 V 级驱动输出（VCC=30 V 时钳位 10~14 V；VCC 低至 VCC(off)+100 mV 时仍保证 ≥7.8 V 最小驱动电压），ROH2 45 Ω / ROL2 30 Ω（85/60 max），上升 185 ns/下降 125 ns（1 nF）；由慢桥臂驱动控制块按极性/线频率/过零阈值门控。
• 为什么片内集成驱动：慢桥臂管以工频开关（每半周期一次），开关损耗可忽略，选管只看 RDS(on)；它跨在母线+与母线−之间但以工频动作，不存在快桥臂的高频浮地问题——所以控制器可以直接出 12 V 电平，省一颗驱动器。
• 外围怎么接：DS 图 2 的 400 V 应用中经 NCP51530 双路低边驱动器推 SR1/SR2（「待核实」：DS 原图器件标注按文本提取为 NCP5892x/NCP51530 混排，准确型号以 EVM 用户手册为准）；直推时注意 12 V 输出与管子 VGS 额定的匹配。
• 失效后果：SRH/SRL 时序错误 = 换相错误：正确半周期里“该常通的慢管”没开，电感电流被迫走慢管的体二极管 → 多一颗二极管压降、热集中（推断）；两管同时开 = 慢桥臂直通，母线短路——片内互锁 + 过零管理阈值的职责就是防这个。

2.6 LVSNS1 / LVSNS2（脚 15/16）— 差分线感知，图腾柱的“眼睛”

• 内部电路：高阻差分输入对，重构 VLINE = |VLVSNS1 − VLVSNS2|（DS §9），供极性检测（比较两路相对大小）、线频率监测、BO/SAG、高低线判别、过零管理五个功能块共用；推荐分压比 KL_DIV=100。
• 为什么必须差分：图腾柱拓扑中交流线相对控制器地浮动（DS §9 原话）——快桥臂中点高频摆动、慢桥臂中点随极性在 0/400 V 之间切换，任何单端采样都没有稳定参考；取“线侧 − 零线侧”之差才能得到与地无关的线电压幅值。
• 外围怎么接：LVSNS1 分压器接升压电感的交流线侧，LVSNS2 接零线（慢桥臂节点）（DS 表 1 明确接法）；RUPPERx 5~10 MΩ（至少两只 1206 串联耐压），RLOWERx 50~100 kΩ；每脚对地电容把滤波时间常数调在 50~200 µs。
• 怎么算：VLINE = 线电压幅值/100 → BO 启动 1.10 V ↔ 110 V 幅值 ↔ 78 VAC；高低线阈值 2.36/2.22 V ↔ 167/157 VAC；分压器功耗：400 VAC 峰值 566 V/(5 MΩ+100 kΩ) ≈ 113 µA → 峰值瞬时 ~64 mW、平均几十 mW——必须计入空载功耗预算。
• 失效后果：任一开路/接错 → VLINE 异常 → BO 故障（故障矩阵：复位控制器、禁极性检测）→ 无脉冲输出；滤波过度（RC>200 µs）→ 极性边沿滞后 → 换相拖尾、过零电流尖峰（推断，机理见 02 §7）；两脚接反 → 正负半周行为镜像反转 → POLARITY 全错，系统不工作。

2.7 AUX（脚 14）— 单绕组谷底检测的关键

• 内部电路：偏置电流 1 µA（0.5~2）；阈值组随极性换功能——正半周：升过 200 mV（150~250）武装、跌破 100 mV（50~150）触发；负半周：跌破 100 mV 武装、升过 200 mV 触发；传播延迟 TVD1/TVD2 50/45 ns，最小 AUX 脉宽 TSYNC 95 ns。
• 为什么阈值要互换：正半周 PWM 受控管是低侧（PWML），开关节点谷底 = 节点电压落到 0 附近，辅助绕组镜像为一个下降沿；负半周 PWM 受控管是高侧（PWMH），期望开通点在节点电压接近母线 400 V 时（DS §19 原话：“负半周期中'谷底'实际上是一个峰值”）——辅助信号上它表现为上升沿。检测逻辑把“武装/触发”两个阈值的功能对调，就复用了同一组比较器。
• 外围怎么接（DS 图 27）：辅助绕组不经隔直二极管直接经 RAUX1 接 AUX（保正负半周对称）；RAUX2 下拉分走绕组高压摆时的电流；DAUX（肖特基）钳负半周不至过深低于地；CAUX 对地调谐检测点。
• 失效后果：AUX 开路/绕组极性反 → 谷底检测失效 → CrM 下错过谷底硬开通：开通损耗增大、EMI 恶化（推断）；负半周“谷”丢失而正半周正常 → 典型的绕组同名端/二极管方向问题（业界经验）。

2.8 FAULT（脚 1）— 一脚两命的复合保护

• 内部电路：46 µA（43~49）上拉电流源 IFLT + 下限比较器 VFLT(OTP) 0.40 V（0.38~0.42，30 µs 滤波、上电 5 ms 消隐、0.92 V 自恢复）+ 上限比较器 VFLT(OVP) 3.0 V（2.88~3.12，30 µs 滤波、锁存）+ 开路钳位（1.7 V typ @ RFLT(CLAMP) 1.55 kΩ）。
• 为什么两电平：下限（低于 0.4 V）对应 NTC 过温——NTC 阻值随温度下降、其上压降跌破阈值，自恢复（温度回落后自动重启）；上限（高于 3.0 V）对应外部注入的硬故障（典型：VCC 过压）——锁存，必须重新上电才恢复。同一脚用“自恢复/锁存”区分两种故障的处置等级。
• 外围怎么接：NTC 到地（下限用途）；VCC 与 FAULT 之间接稳压管（上限用途）——NCP1680 VCC 额定 30 V 但外驱 VCC 常只有 20 V，稳压管把驱动器过压转成 FAULT 锁存（DS §27.1）；另加小电容增强噪声免疫。
• 怎么算：OTP 触发阻值 = 0.40 V/46 µA = 8.7 kΩ——选 NTC 使目标温度（如 90 ℃）时阻值降到 8.7 kΩ 以下；上限锁存条件：外部上拉电流 > 钳位下拉能力（VFLT(CLAMP)/RFLT(CLAMP) ≈ 1.1 mA）。
• 失效后果：开路 → 钳位 1.7 V 落在两阈值之间 → 正常工作（防误动作哲学）；若用强上拉把开路电压顶过钳位 → 意外锁存（DS 明示此机理）；NTC 网络电容过大吃满 5 ms 上电消隐 → 上电误报 OTP（推断）。

2.9 SKIP（脚 4）与 PFCOK（脚 2）— 系统握手双通道

• SKIP 内部电路：5 V 状态输出（跑=pulse 高，跳周期/故障=拉地）+ 700 µA（450~）灌出能力 + 输入通路（<1.5 V 持续 ≥56 µs 判跳周期命令）；进入跳周期后输出缓冲器关闭省电（ICC4），每 500 ms 开 400 µs 窗口查外部命令是否解除。
• PFCOK 内部电路：10 µA/V 电流源（VFB=2.5 V 时输出 25 µA，23~27）镜像母线电压；启动到 VFB 达 VREF 的 98% 之前被硬拉到 ≤100 mV；跳周期命令逻辑按脉冲串设计（<0.5 V 持续 >30 µs，脉冲串频率须快于 PFC 脉冲串频率）。
• 为什么是双向、为什么两脚逻辑不同：PFCOK 要管使能下游 DC-DC——下游在 PFC 跳周期时不能跟着关机，所以用“脉冲串打断”语义（快于 burst 频率的窄脉冲持续发）；SKIP 则相反，直接下拉 ≥56 µs 就强制跳周期。一脚对上、一脚对下，各管一个方向。
• 外围怎么接：PFCOK 对地电阻把电流源转成下游的 UVLO/使能电平；SKIP 可直接驱动带 Enable 的驱动器（NCP51820）或经 NMOS+PNP 做 VCC 直通电路关掉无 Enable 的驱动器（DS 图 34）。
• 怎么算：PFCOK 电阻：下游 3 V 逻辑阈值、395 V 母线（VFB=2.5 V→25 µA）：R = 3 V/25 µA = 120 kΩ。
• 失效后果：SKIP 被噪声拉低 56 µs → 误跳周期（DS 用 56 µs 滤波防嘈杂环境）；PFCOK 脉冲串频率低于 PFC burst 频率 → 下游误判 UVLO 掉电（DS 明示须快于）；两者混淆（把下游使能接到 SKIP）→ 逻辑反了，系统行为错乱。

2.10 POLARITY（脚 9）、GND（脚 5）、PGND（脚 10）

• POLARITY：内部极性检测（50/200 µs 毛刺滤波后）的对外镜像，12 V 逻辑。用途：系统观测换相时刻、同步辅助电路；它本身就是把“哪半个周期、谁在受控”这一图腾柱最关键状态量对外公开。
• GND/PGND：DS 表 1 明确“GND 脚应与 PGND 短接”且框图注明 “Must be shorted to PGND”——信号地与驱动回流地必须在检测电阻/芯片附近单点汇合；分开走最终仍要连，但路径上附加的共模阻抗会直接进 ZCD/FB 采样（推断，布局细节见 04）。

3. 绝对最大额定值速查（DS 表 2）

3.5 交流过零管理阈值速查（DS 表 3 §6.2，KL_DIV=100 换算）

三类驱动在同一 VLINE 轴上分三层禁用/使能——“谁在半周里开关占比大，谁的阈值越高”：

启动=停止+20 mV 是设计保证的迟滞带；正负半周因 VLINE 对称重构而共用同一组阈值（DS §14）。设计含义：三级阈值把过零区切成“主臂独静→主臂+慢臂静→全静”的渐进制，换相干扰被逐步排空，这是 POLARITY 可信度的时序基础。

4. 关键参数的设计含义（速查表）

精炼要点

上一级：NCP1680