MP6951 — 03 典型应用与设计计算

依据 MP6951 Rev.1.0（MPS）§11 应用信息（图 7~10、式 2~4）、§12 布局指南（图 11~13）、§13 典型应用电路（图 14）。式号照手册。设计示例为本库按 100 W USB-PD ZVS/ACF 口径整理（手册实测波形为 65 W ZVS/20 V 场景，本库外推到 100 W 并全程标注），所有“本库推算”与手册事实分开。 定位对标：本篇相当于 TI 数据手册 “Application and Implementation” 章的深读版——Design Requirements → 编号设计步骤 → 选型表 → 上机验证。

本篇总结

1. SR 驱动器的“设计”没有环路补偿，本质是七道算术题：选管（电压/电流/RDS(ON)/QG）、定 tW、配串阻、选 C_VDD、核 HVC 电压、算封装热、列上机验证清单——每道都有手册公式或手册事实背书。
2. 最反直觉的一道：RDS(ON) 有下限（式 4，RDS(ON)(mΩ) ≥ 20/I_OUT；100 W 示例算出 ≥4.8 mΩ）——低于它，40 mV 压降调节从第一刻就接管，高价低阻管全程“白买”。
3. R_TW 是唯一需要按整机波形整定的量：振铃谷宽 < tW < 最短真平台；500 kHz 设计点用 100 kΩ（440 ns），1 MHz 建议降到 68 kΩ（300 ns，本库分析）；别忘 tW_SRD 有 ±27% 器件公差。
4. SRD/HVC 串阻窗口 300 Ω~1 kΩ 的两个边界都能算出来：300 Ω 挡 −1 V 负压冲击，1 kΩ 是“43 mA 充电余量 + 65 µA 偏置×阻值=65 mV 阈值偏移”共同压出来的上限。
5. HVC 最高电压核算要比手册式 2 多加一个 VOUT（式 2 只算反射电压，HVC 实接漏极=VOUT+反射）——本库修正项，安全评审必查。
6. 1 MHz 不是免费午餐：封装热（P_gate=QG×VDD×fSW vs 0.56 W/θJA 220 ℃/W）与 tMOT=0.62 µs（占 62% 周期）两项核算，把“1 MHz 能力”约束成“1 MHz 上限”。

1. 设计需求表（Design Requirements，本库示例设定）

2. 设计步骤（Design Procedure）

步骤 1：SR MOSFET 选型（式 3/4 口径 + 本库扩展）

电压档：关断期漏极电压=VOUT+n×VIN,max+振铃尖峰。示例：20+93=113 V，加 20~30% 振铃裕量 → 150 V 级（选 100 V 级则要求钳位/缓冲把振铃压到 80 V 以内，权衡：150 V 管的 RDS(ON)×QG 品质因数（FOM）通常比同阻值 100 V 管差——这就是变压器匝比要跟 SR 耐压一起优化的原因，本库分析）。

电流档（本库推算）：次级三角波电流——中心值 I_C=8.1 A、纹波 ±15% → I_PK≈9.3 A、I_VALLEY≈6.9 A、I_RMS≈I_C×√D2≈8.1×0.78≈6.3 A。核对 SR 管：脉冲电流（9.3 A，10% 占空量级）任何 5 mΩ 级功率管都轻松；连续电流按 I_RMS 的热口径在步骤 1 的损耗核算里覆盖；体二极管在 9.3 A 峰值下的正向压降 ≈0.9~1.0 V（管子 DS 曲线口径）——进入步骤 3 的负压核算。

RDS(ON) 的“下限”（式 4，DS §11.4）：

$$V_{DS}=-\frac{I_{OUT}}{D}\times R_{DS(ON)} \le -V_{FWD} \;\Rightarrow\; R_{DS(ON)} \ge \frac{V_{FWD}\times D}{I_{OUT}}$$

代入：40 mV×0.615/5 A = 4.9 mΩ（手册速算式 RDS(ON)≥20/I_OUT=4 mΩ 对应 D=0.5；按本例 D2=0.615 应取 4.9 mΩ）。含义：低于 4.9 mΩ 的管子，满载时 |VDS|=I_C×RDS(ON)<40 mV，导通全程处于“被调节”状态——买阻值买了个寂寞，且栅压被压在半增强位（02 §7）。手册口径“至少 50% 导通期完全导通”即由此而来。

RDS(ON) 的“上限”（效率目标，本库推算）：完全导通段损耗 P=I_RMS²×RDS(ON)。I_RMS≈I_C×√D2=8.1×0.78≈6.3 A → 取 RDS(ON)=5 mΩ：P≈6.3²×0.005≈0.20 W；调节段另计（≈I×40 mV 的时间加权，量级 0.1 W）。合 0.3 W 级管损 → TO220/PowerPAK 或低热阻 SMD 均可承受。

QG 与封装热（本库推算，1 MHz 的隐藏门槛）：P_gate=QG×VDD×fSW。示例 QG=70 nC（150 V/5 mΩ 逻辑电平级典型量级，选型时以管子 DS 为准）：500 kHz → 0.23 W；1 MHz → 0.46 W——MP6951 封装额定 0.56 W@25 ℃、θJA=220 ℃/W，0.46 W 温升 101 ℃，TA=25 ℃ 时 TJ≈126 ℃ 已贴 125 ℃ 推荐线。结论：1 MHz 应用把 QG 预算压到 ≤40 nC（换更小管或 GaN），否则降频。步骤 6 复核。

电流档：I_PK≈9.5 A 脉冲（管子脉冲电流规格远大于此，一般不约束）；体二极管在 9.5 A 下的正压降 ≈0.9~1.0 V（管子 DS 曲线口径）——这直接进入步骤 3 的负压保护核算。

步骤 2：R_TW 整定（式 1，振铃谷宽 < tW < 最短真平台）

下限——最长振铃谷宽（本库推算，须实测收敛）：退磁后尖锐振铃由漏感（ACF 下钳位电容已吸收大部分漏感能量，取参与谐振的有效电感 L_eff≈3 µH）与次级节点电容（SR 管 Coss ≈100~200 pF + 变压器层间电容 ≈100 pF，合计 C_ring≈300 pF）决定：

$$f_{ring}=\frac{1}{2\pi\sqrt{L_{eff}\times C_{ring}}}=\frac{1}{2\pi\sqrt{3\,\mu H\times 300\,pF}}\approx 5.3\ \mathrm{MHz}$$

（复算：3e-6×3e-10=9e-16，开方 3e-8，×2π=1.89e-7，取倒数 5.3 MHz ✓）

半周期 ≈94 ns，谷底跌破 VON 的宽度按 1/2~2/3 半周期 → 谷宽 40~80 ns。注意区分两种“振铃”：这种快速退磁振铃是要防的误触发源；而 ACF/QR 的慢谐振摆动（Lm×C_ring≈0.7 MHz）在 ZVS 工况下是合法的体二极管导通前奏，不属于甄别对象——tW 的下限只由快速振铃决定（本库分析）。

上限——最短真平台时长：低线满载（最短平台）D2=0.615：500 kHz → 平台=0.615×2 µs≈1.23 µs；1 MHz → ≈615 ns。

取值（含 tW_SRD 公差 320~560 ns@100 kΩ）：

验算公式（式 1）：tW=(R_TW/100 kΩ)×tW_SRD。代入 68 kΩ：68/100×440≈299 ns ✓。手册未给 R_TW 允许范围（待核实），建议留在几十~两百 kΩ 量级并逐台实测。

步骤 3：SRD / HVC 串联电阻（300 Ω ~ 1 kΩ 窗口的推导）

为什么 ≥300 Ω（手册事实+量化）：体二极管导通时漏极负压可达 −0.9~−1.0 V（9.5 A 峰值），贴着 SRD 脚 −1 V 绝对最大；串阻限制脚内故障电流，并为正负过压瞬态分压。手册给出下限 300 Ω（DS §11.2）。

为什么 ≤1 kΩ（两项核算，本库展开）：

• 供电核算：SRD 路 VDD 充电电流 IVDD_SRD=23/43/63 mA（min/typ/max @VDD=4 V、SRD=30 V）。1 kΩ 时 43 mA 需 43 V 压降 > 可用 26 V → 电流被欧姆律钳到 26 mA，启动与轻载供电能力打折；470 Ω 时压降 20 V < 26 V ✓。
• 阈值偏移核算：SRD 偏置电流 ≤65 µA（@100 V）流过串阻：300 Ω→20 mV、1 kΩ→65 mV——后者已超过 VFWD=40 mV、接近 VON=80 mV，毫伏级判据被系统性垫歪（偏置电流方向手册未明写，按量级评估，本库推断）。

取值：470 Ω（本库示例，窗口中点偏下）。三个典型阻值的核算对齐着看：

HVC 侧：高侧无辅助绕组接法（图 7）HVC 同样承受负压 → 同值 470 Ω（DS“必须放置同值外部电阻”）；若加阻断二极管（图 8 接法），trr<250 ns（DS 事实）——即超快恢复档（业界常用 30~75 ns 档，经验值），普通整流管（trr 数 µs）在 1 MHz 下每半周反向导通，直接否决。

步骤 4：C_VDD 取值与“供电收支核算”（本库推算）

单周期跌落（电容够不够大）：导通期两路充电均停（SRD≈0 V、HVC 随漏极也低）。每周期电荷 ΔQ=(ICC 慢变部分≈0.85 mA)×t_con+QG=0.85 mA×1.23 µs+70 nC≈71 nC；C=2.2 µF → ΔV≈32 mV/周期（0.47 µF 则 151 mV，不可接受）。

多周期收支（供电够不够用，比跌落更要紧）：回补只发生在漏极高电位窗口——初级导通期 770 ns + 振铃期折半 ≈100 ns，合计 ≈0.87 µs（约 44% 占空）。双路同充能力（typ）=（50+43）mA×0.87 µs≈81 nC/周期 vs 消耗 71 nC——QG=70 nC@500 kHz 已把双路供电打到收支打平。含义有三：

• 器件公差偏 min（（20+23）mA×0.87 µs≈37 nC）时必然入不敷出 → VDD 滑落，SRD 路自动参战（VDD<VDD_SRD 时常充），系统稳定在 VDD≈4.9 V 附近、栅压按 4.8 V 核算——这正是双路设计的用意，但栅压裕量被消耗；
• 想保住 6.4 V 栅压与启动裕量：QG 降到 ≤40 nC（消耗 ≈41 nC，min 口径仍紧）或频率降到 ≤300 kHz（消耗 ≈21 nC，从容）；
• 1 MHz：即使 QG=40 nC，需求 ≈41 nC/周期 ≈ 供给上限——供电核算与热核算（步骤 6）在此同时到顶，1 MHz 上机必须实测 VDD 稳定性。

取值：2.2 µF X7R 0805，紧贴 VDD 脚（DS §12 准则 4“充分滤波”）；注意 6.5 V 偏压下陶瓷电容实际容量降额至标称 6~7 成（业界常识，待按具体料号核实）→ 按有效 1.4 µF 复核 ΔV≈51 mV，仍 ✓。启动时间：C=2.2 µF 充到 4.2 V 按 43 mA → ≈215 µs，可接受（串阻偏大会再拉长，见 01 §2.1 的核算）。

步骤 5：HVC 电压核算（式 2 + 本库修正）

手册口径（式 2）：V_HVC(MAX)=V_IN×N_S/N_P=373×0.25=93 V < 150 V 推荐 ✓。

本库修正项：HVC 高侧接法实接 SR 管漏极，关断期漏极电压=VOUT+n×VIN=113 V——比式 2 多一个 VOUT。手册式 2 未含此项（疑为特定节点口径或简写，DS 未解释——待核实），安全评审按漏极实际峰值+振铃裕量核算：113 V+20% 振铃 ≈136 V，仍 <150 V 推荐 ✓ 但裕量收窄；若匝比再大或输出更高，优先降低匝比或加强缓冲，而不是赌绝对最大 180 V。

步骤 6：封装热复核（本库推算，1 MHz 的裁判）

P_total(IC)≈P_gate+P_IC。P_gate=QG×VDD×fSW：500 kHz/QG=70 nC → 0.23 W；1 MHz → 0.46 W。θJA=220 ℃/W（JESD51-7 四层板）→ 温升 51/101 ℃。加 P_IC（ICC×VDD≈15 mW 级）可忽略。判定：TA=50 ℃ 时 500 kHz → TJ≈108 ℃ ✓；1 MHz → TJ≈153 ℃ ✗ 超 125 ℃ 推荐线 → 1 MHz 必须换低 QG 管（≤40 nC）或降频。单层板/自然对流下 θJA 更差，按实测温升复核（DS 注 4 仅保证四层板口径）。

步骤 7：栅驱动窗口与 VGS 核对（本库补充步骤）

DRV 高电平=VDD−0.1 V，而 VDD 由供电来源决定（HVC 路 6.5 V typ / 6.9 V max；SRD 路 4.9 V typ）。选管核对两件事：

• Si 逻辑电平管：VGS(drive) 4.8~6.8 V 落在其最优导通区（规格 VGS ±10 V 级），RDS(ON) 按 4.9 V 最坏情况查曲线——4.9 V 与 6.5 V 驱动下的导通电阻可能差 10~20%（管子 DS 曲线口径），效率预算按低值算。
• GaN：栅压窗口常 ≤6 V → VDD_HVC max 6.9 V 必须核对（04 陷阱 10），必要时选驱动规格 6 V 的 GaN 器件。
• 外部栅电阻：默认 0 Ω 直驱（保 20 ns 关断）；如需阻尼，≤2~4 Ω 并复测关断沿（经验值）。

步骤 8：上机验证清单（详见 04 §4）

VDS/VGS 同屏（开通时刻、关断时刻、振铃期行为三看）→ VDD 纹波 → 热像 → 效率曲线与体二极管先行导通时长。

3. 关键元件选型表（本库示例汇总）

设计错误自检表（评审用，本库整理）：

4. 典型系统实现（DS 图 7/8/9）

低侧整流（DS 图 9，SRD 接开关节点、HVC 接输出）：

适用条件（DS §11.3 原文）：仅推荐 VOUT > VDD_SRD（≈4.9 V typ） 的应用——因为低侧时 SRD 接开关节点、芯片以输出地为参考，输出太低则 VDD_SRD 调节点建立不起来。20 V 输出的 PD 快充低侧接法最简；5 V 及以下输出（多口快充低压档常态）应改高侧接法（宽调压系统里通常按“最低档输出是否 >4.9 V”决定接法，本库经验）。

高侧整流（DS 图 7/8）：图 7——HVC 接 MOSFET 漏极（经同值串阻），芯片浮在开关节点，GND 开尔文到 SR 源极；图 8——HVC 经阻断二极管接输出地（防负压）。高侧是宽输出（0 V 起）与 ACF 次级结构的通用解，代价是 SRD/HVC/GND 三线的开尔文质量要求更苛刻（04 §3）。

完整应用电路：DS 图 14（与首页典型应用相同，外围仅 SRD/HVC 串阻、R_TW、C_VDD 与缓冲网络——MP6951 的“极简外围”是其卖点之一）。

多口 PD 低压档的行为（本库解读，宽调压系统的关键题）：USB-PD 从 20 V 档切到 9 V/5 V 档时——

• 低侧接法：5 V 档逼近 VDD_SRD=4.9 V 门槛，VDD 与栅压双双缩水，SR 可能间歇失能（陷阱 7）；
• 高侧接法：HVC 仍从漏极取电（漏极关断期电压=n×VIN+VOUT，低压档下仍远高于 VDD_SRD），VDD 稳定——宽调压系统默认选高侧的核心理由；
• 极轻载/0 V（短路保护态）：漏极仍有高压，芯片活着、SR 可继续分流——这正是“VOUT 可低至 0 V”特性的落地场景（DS 特性页）。

5. 与初级方案的接口（本库解读）

• 初级 ACF/ZVS 控制器（UCC28781、XDPS21071 等）负责创造 ZVS 条件与死区预算；MP6951 无任何初级通信引脚，纯靠次级波形自洽——初级时序变更（如工作频率范围调整）后，R_TW 与死区预算必须重校。
• 1 MHz 附近工作时，把 tMOT=0.62 µs 与次级导通期画在同一张时序预算表里（02 §6 的张力），必要时降频让步（本库提示）。

时序预算表（100 W 示例，500 kHz 口径，本库合成）：

6. 设计计算的边界与诚实声明

• 本篇所有“本库示例”（匝比 0.25、L_eff=3 µH、C_ring=300 pF、QG=70 nC 等）是教学口径的设定值，用于展示计算方法；实际项目必须换成自己的变压器与管子参数，并用实测波形收敛 R_TW 与缓冲。
• 手册给出的 65 W ZVS 实测波形证明的是“该工况下工作正常”，不等比外推到任何功率等级；100 W 是本库的教学外推。
• 式 2 不含 VOUT 的口径差异、t1 平台定义、R_TW 允许范围三处已标注“待核实”——它们影响的是核算裕量而非计算方法本身。

精炼要点

上一级：MP6951