Infineon AN 2013-04《CoolMOS™ C7: Mastering the Art of Quickness》全文精译 — 超结的charge balance 与快开关设计指南

原文：Infineon Technologies Austria AG 应用笔记 AN 2013-04，V1.0，Edition 2013-04-25，《CoolMOS™ C7: Mastering the Art of Quickness — A Technology Description and Design Guide》，作者 Hancock J.（Jon Hancock, IFNA PMM SMD AMR PMD）、Stueckler F.（Franz Stueckler, IFAT PMM APS SE SL）、Vecino E.（Enrique Vecino-Vazquez, IFAG PMM DPC HVM），共 30 页。原文 PDF：90_资料源/超结MOS_CoolMOS_C7_SwitchingBehavior_Hancock.pdf。 本篇为全文忠实精译：覆盖原文全部 9 章——引言、超结原理（charge balance 专章）、CP/C6/C7 三代对比（表 1 全录）、开关损耗与效率（式 1~2）、动态开关行为（式 3~7，栅控/准 ZVS 两模式）、电路设计与布局建议（式 8）、结论、缩写表、参考文献。 重要：原文式 (1)~(8) 在 PDF 中为嵌入公式图片，pdftotext 不提取；译稿逐式对照原 PDF 页面（第 11、12、15、16、18、22 页）转录，并注明各自动画页码。

本篇与库内文档的关系

本篇是超结 MOSFET 的“技术宪法”：§2 的 charge balance 原理是 65 W 五拓扑对比里“600 V 档为什么选超结”（04_65W适配器五拓扑同规格对比）的物理出处；§3 表 1 的 QGD/Eoss 三代对比是 GaN 与隔离驱动基础教程 “GaN 的优势在电荷不在电阻”论证的硅侧基线；§5 的“栅控 vs Coss 限制”两模式、§6 的外部 CGD<5 pF 布局铁律，直接服务于 ACF/NCP1568（EVM 实装 CP 代 CoolMOS）与一切硬开关半桥设计。

译注约定（先读）

1. 原文单位排版：Ω·mm²（原文作 Ωmm²）、mΩ·cm²（原文作 mΩcm²）；VGS/dvDS 等下标按上下文规范为 VGS、VDS。
2. 原文笔误保持原样加译注：图 9 标题“range of RG from 1.8 to 3Ω”应为 23 Ω（正文与其余各图均为 1.8~23 Ω）；§6.3 段首“Figure 28”按上下文应与图 27/29 组合理解（原图 28 即振铃波形图，正文引图顺序与图号存在交错）。
3. 图全部为矢量/照片插图，逐图标“见原 PDF 图 N（第 X 页）”并附图内可读信息；其中 14 张关键图已自原 PDF 150 dpi 翻拍嵌入（img/c7_figN_*.png，覆盖原理、Coss/Eoss、开关波形、振荡阻尼与 RG 分档五类），未嵌图处仍保留文字引用。

1. 引言（Introduction，原 PDF 第 4 页）

本应用笔记描述 CoolMOS™ C7 的特性——英飞凌最新的高压超结 MOSFET 技术，在器件指标与可达到的应用性能上取得重大进步。本文先从技术视角把 C7 与既有 CoolMOS™ 各代产品对比，再从应用性能视角对比；同时给出在标准硬开关 SMPS 拓扑中实现高性能、稳健与安全运行的设计指南。

2. 迈向理想的 650 V 硅 MOSFET 开关：超结（SJ）原理 ★charge balance 专章（原 PDF 第 4~6 页）

传统高压 MOSFET 的耐压能力靠漏极漂移区“厚外延 + 轻掺杂”实现——结果是约 95% 的器件电阻躺在漏极漂移区，且无法用低压晶体管的手段（更小单元间距的沟槽单元）改善（低压管漏漂移区只占约 30% 电阻）。对给定耐压档、外延掺杂剖面最优的传统漂移区，其本征电阻在图 2 中表现为**“硅限线”（Silicon Limit Line）**——长期以来是高压 MOSFET 性能提升的屏障。Chen 与 Hu 在 1980 年代后期理论上推导出了这条极限线 [1]。直到西门子（现英飞凌）推出 CoolMOS™——首款商用超结 MOSFET [2,3]——这一 MOSFET 设计与物理的桎梏才被打破。

见原 PDF 图 1（第 4 页）：传统高压平面 MOSFET 与超结 MOSFET 剖面对比——左：平面结构为单一 n⁻ 外延漂移层（厚而轻掺）；右：超结结构在漂移区中嵌入深 p 柱（p-columns），与 n 区柱交替，形成“补偿结构（compensation structure）”。

1999 年，CoolMOS 首次采用基于超结概念的新型漏极结构（图 1）。该设计运用两条关键原理：第一，主电流通路的掺杂比传统高压 MOSFET 重得多——这降低导通电阻；但若没有 p 柱在单元结构下方构成电荷补偿结构，重掺杂 n 区会使耐压大幅下降。尺寸精确、掺杂精确的 p 柱构成“补偿结构”：它平衡（balance）重掺杂的电流通路，支撑起一个净电荷为零的空间电荷区，从而维持高耐压。这就是 charge balance：p 柱的多余电离受主与 n 通路的多余电离施主在耐压状态下互相抵消，净电荷为零的耗尽区可以像“轻掺杂厚外延”一样承受住高压，而导通电流却流经重掺杂的低阻通路——导通电阻与耐压的平面时代“硅限线”约束就此解耦。

这一结构使比导通电阻大幅下降，导通损耗收益显著——伴随第一代 CoolMOS 的芯片面积骤降，芯片面积的减小又同时压低了电容与动态损耗。该技术使器件得以“击败”硅限线（图 2）；随后更细间距的一代 CoolMOS™ CP 进一步全面降低各项损耗 [4,5]。

CoolMOS™ C7 把这条路线再推进一步：比导通电阻典型值首次降到 1 Ω·mm² 以下。结合若干单元几何考量，全部器件电容随之降低，开关相关品质因数（FOM, Figures of Merit）与应用性能特性得到实质改善（见后文各章）。

见原 PDF 图 2（第 5 页）：硅限线与 CoolMOS™ C3、CP、C6、E6、CE、C7 各代比导通电阻（Ω·cm²）-耐压（V）散点——各代点逐级下移远离硅限线，C7 位于最低处。

见原 PDF 图 3（第 6 页）：CP（左）与 C7（右）单元剖面与补偿结构示意图对比——C7 具有更高纵横比（height/width，深宽比更大、间距更细）的补偿柱结构。这一构型带来重大制造挑战，英飞凌调集多个工艺领域的经验开发出制造这一代 CoolMOS 的新方法，收益见下文。

3. CoolMOS™ CP、C6、C7 技术对比（原 PDF 第 6~10 页）

3.1 电气特性总览（含表 1 全录）

要为应用做出最优选型并成功应用，先要弄清与前代产品的技术差异。C7 最显著的优势是大幅改善的比导通电阻（表 1）；也可以说：达到同一 RDS(on) 档位，C7 只需前代一半的有源芯片面积。后果是双重的：

一方面，各封装可以推出更低 RDS(on) 档的 Best-in-Class 产品——例如 TO-247 的 19 mΩ 与 TO-220 的 45 mΩ。同时，某些 RDS(on) 档得以放进寄生电感更低的封装（如用 TO-220 替代 TO-247），这在以前因芯片面积太大而不可行。栅驱动环路寄生电感的降低随之带来好处：开关损耗下降。选择更小封装当然也支持功率密度提升。

表 1：相近 RDS(on) 档位的 CoolMOS™ C6 / CP / C7 对比（全录，IPW60R041C6 / IPW60R045CP / IPW65R045C7）

另一方面，芯片缩小带来本征电容下降，对开关关键参数十分有利——连同其他设计考量，C7 为快速开关而优化，同时提供最低开关损耗与比 CP 更好的易用性。但 C7 动态特性的改善幅度大，应用端需要一些思考——正如当年从传统 MOSFET 到第一代 CoolMOS、再到 CP 的每一次过渡。

3.2 栅电荷的改善（原 PDF 第 7~8 页）

C7 的栅电荷改善来自两方面的改进：输入电容 Ciss 较同 RDS(on) 档前代下降约 33%；栅漏电容 CGD（Crss）下降且随 VDS 呈现特定剖面。如图 4，C7 的 Crss 整体低于前代，且超结特有的“电容台阶”发生在更低电压；两者合并使 QGD 显著下降——即使对照以快著称的 CP。此外，Crss 的降低缩短关断延迟，关断不再需要加速电阻（gate speedup resistor）——栅驱动电路简化、功耗降低。

见原 PDF 图 4（第 8 页）：41~45 mΩ 档 C6/CP/C7 的 Crss–VDS 曲线——三管在低 VDS 端都高，随 VDS 上升骤降（台阶），C7 台阶位置最低（约 20 V），高压段 Crss 最低。 见原 PDF 图 5（第 8 页）：@520 V 三代栅电荷曲线对比——Ciss 的改善表现为栅荷曲线斜率更高，QGD 的减少表现为米勒平台段更短。

两者合并使 C7 的总栅电荷 QG 不足 C6 的三分之一，比迄今最快的 CP 还低 50%。栅电荷降低既改善栅驱动损耗、也改善 MOSFET 开关损耗——后者需要用电容剖面更细致地讨论（见 §3.4 与 §5）。

3.3 Eoss 的改善（原 PDF 第 8 页）

与 Crss 一样，输出电容 Coss 的台阶在 C7 上也发生在更低电压；再叠加高压段 Coss 水平的显著下降（高压段主导储能总量），典型直流母线电压下的 Eoss 降到前代的约一半（图 7）。这部分能量是硬开关应用中开关损耗的固定贡献项：关断阶段存进去，下一次开通过程中原样变成损耗。该损耗在轻载时尤其显著——此时其他开关损耗分量大幅下降，Eoss 的削减直接改善轻载效率。

见原 PDF 图 6（第 9 页）：41~45 mΩ 档三代 Coss–VDS 曲线——低 VDS 端三者都高，台阶后高压段 C7 最低（约 70 pF）、CP 反而最高（约 220 pF）。

见原 PDF 图 7（第 9 页）：三代 Eoss–VDS 曲线——C7 在典型母线电压段约为前代一半。

3.4 电容剖面的改善：台阶为什么存在（原 PDF 第 9~10 页）

图 4/图 6 的对比直观体现了三代技术的差异，也间接指出降低比导通电阻要做的功课：降低 RDS(on) 根本上要求提高 n 区电流通路的掺杂——C7 的掺杂水平远高于前代；为保持净电荷为零、维持高耐压，单元间距必须相应缩小。结果是补偿柱高宽比（aspect ratio）大幅提高，Coss 与 Crss 曲线的电容台阶移向更低电压。

见原 PDF 图 8（第 10 页）：Taurus-Medici 三维器件仿真——CoolMOS™ C3 在 VDS = 20 V（左）与 100 V（右）下补偿柱周围空间电荷耗尽层的电场电位分布（按颜色梯度的等位线，绕半根 p 柱展示）。

图 8 用 C3 作例子可视化耐压建立过程中空间电荷区的演化：低 VDS 时，净空间电荷层厚度相对柱结构与单元间距较小，空间电荷区“包卷”（folds around）p 柱——输出电容有效面积大、厚度小，两因素造就低 VDS 端的高 Coss；高 VDS 时，空间电荷区形状开始转变——先沿补偿结构呈波浪形，继而变成一块“水平电容器”（有效面积更小、厚度更大）。高压段输出电容因此下降约两个数量级。 Coss 曲线（Crss 同理）上的电容台阶，恰发生在上述两种状态的转换点。

CP 与 C6 的转换发生在 40~50 V；C7 得益于间距的大幅缩小，补偿结构区的完全耗尽可以以更强的非线性方式在约 20 V 就完成。这种电容非线性——在 C7 上更甚——不是缺点，反而带来更低的开关损耗，硬开关应用尤甚。FOM 改善、极低栅电荷与低输出电容的组合，使 C7 具备“几百伏电压、几个纳秒内完成开关”的能力。为此，CoolMOS™ C7 的 dV/dt 限值放宽到 100 V/ns（前代为 50 V/ns）。

4. C7 在开关损耗与整体效率上的收益（原 PDF 第 11~13 页）

4.1 三代开关损耗实测（原 PDF 第 11 页）

得益于前述技术改进，C7 的开通损耗 Eon 与关断损耗 Eoff 较 C6 乃至 CP 大幅下降。图 9 为实测：25 A 漏极负载电流、VGS = 12 V、VDS = 400 V，栅电阻 RG 从 1.8 Ω 到 23 Ω[译注：图题印作“1.8 to 3Ω”，为 23 Ω 之误，正文与图 20~24/29/30 均为 1.8~23 Ω]；负载钳位二极管用 600 V 碳化硅（SiC）肖特基管 IDH12SG60C，以最小化应用电路对开通损耗的贡献。三代器件的损耗都随栅电阻按预期上升，但 C7 在整个 RG 区间的 Eon/Eoff 都明显更低，大 RG 段尤其如此。结论：SMPS 应用中可以兼得“快开关速度 + 低栅驱动功率”与低开关损耗。

见原 PDF 图 9（第 11 页）：Eon/Eoff（mJ）–RG（Ω，0~25）散点曲线族，纵轴 0~0.9 mJ——红色实线（C6 Eon）最高升至约 0.79 mJ，绿色实线（C7 Eoff）最低约 0.21 mJ；六条曲线：C7/CP/C6 各自的 Eoff（实）与 Eon（虚）。

4.2 开关损耗与导通损耗的权衡（原 PDF 第 11~12 页）

对高压管而言，“面积比导通损耗 vs 面积比开关损耗”的取舍随功率密度诉求（更高效率 + 更高开关频率缩小无源件）日益重要。负载电流更大、开关频率更低会把平衡点移动；但在所有情形下，比 RDS(on) 更好、电容更低的 MOSFET 若使用得当，都能在高密度功率系统中交付最低损耗。

图 10~12 基于**开关损耗（简化为 Eoss 贡献项）与导通损耗（按结温 105 ℃ 计算）**对不同功率等级、90 VAC 输入与 176 VAC 输入（对应占空比 D = 0.775 与 0.56）做计算：

$$P_{Eoss} = f \times Eoss \qquad \text{（式 1，原 PDF 第 11 页）}$$

其中 f 为工作频率；导通损耗：

$$P_{cond} = I_d^2 \times R_{DS(on)} \times D \qquad \text{（式 2，原 PDF 第 12 页）}$$

这一简化对比略去栅驱动、内外栅电阻、有效开关时间与封装电感的贡献，只关注硅器件固有的不可避免损耗。

见原 PDF 图 10（第 12 页）：800 W PFC、130 kHz、90 VAC 输入的“Eoss vs RDS(on)”损耗平衡图（横轴 RDS(on) 0~100 mΩ，纵轴损耗 0~20 W；C7/CP/C6 各自的 Pcond+Eoss 曲线、各自的 Eoss 线与 Pcond 线，Pcond 归一化到 105 ℃）——C6/CP 的最优点都在约 30 mΩ，C7 的平衡点在约 20 mΩ。 见原 PDF 图 11（第 12 页）：同规格 70 kHz 版本——曲线整体下移，最优点右移。 见原 PDF 图 12（第 12 页）：1400 W PFC、130 kHz、176 VAC 输入（高线）——相近损耗区间明显更宽（电流约 7.9 A、占空比更低）。

图 10 中 800 W 对应电流 8.9 A、频率 130 kHz。简化对比下 C6 与 CP 的最优阻值相同，都在约 30 mΩ；但未计入的贡献（如 CGD 相关项）会让 C6 相对 CP 处于更不利的位置。C7 的损耗平衡点低得多——约 20 mΩ；换个角度看：用 C7 可以以小得多的芯片（即更高 RDS(on) 档，此处约 50 mΩ）达到前代最优点的同等损耗。因此它允许：要么选合适 RDS(on) 档把效率做到最优，要么保持前代效率水平但成本更低（更高 RDS(on) 档），甚至在芯片缩小使下一档封装成为可能时获得更高功率密度。

高线运行时同一级 PFC 通常要输出约 1400 W（176~250 VAC，标称 230 VAC）。如图 12，由于工作电流更低（约 7.9 A）且占空比低得多，相近损耗区间宽得多；若 PFC 只工作在这一模式，选更高 Ron 的管子更经济。即便如此，C7 凭更低的 Eoss 仍有明显损耗优势，且效率峰值出现在 50% 功率的中载点。

这些结果显示了功率密度需要（PFC）或“必须用更高开关频率把 CCM 模式扩展到更轻负载以维持良好功率因数”时的明确性能优势。业界现行做法常取尽可能低的开关频率（PFC 典型 65~70 kHz）来压半导体开关损耗；低频也允许 MOSFET 损耗进一步下降，代价可能被电感（铜损与磁芯激磁损耗）补回。即便在 70 kHz 这一档，C7 仍可见约 25% 的潜在优势：20 mΩ 器件的这部分损耗从约 7 W 降到约 5 W。

4.3 效率收益（原 PDF 第 13 页）

C7 动态特性大幅改善，且同封装可给出更低 RDS(on)：昔日 TO-247 的 Best-in-Class RDS(on) 档如今进 TO-220。意义不止于空间——TO-220 的源极电感约为 TO-247 的一半，开关行为更好、损耗更低，性能潜力更大。

图 13 为 PFC 实测效率对比：IPW60R045CP、IPW60R041C6 与 IPP65R045C7，以 CP 为归一化基准、以百分比差值呈现；最大功率点 1150 W 选在这一 RDS(on) 档的典型使用区间。CP 与 C6 的对比：两者关键技术参数（Eoss 与 QG）的差在 350 W 处打平——该功率与输出电流下，C6 的 Eoss 优势恰被 CP 在大电流下更低的开关损耗抵消。C7 则在全区间领先：轻载靠低 Eoss 与更好的动态特性优势显著；大功率下尽管导通损耗（三者相近，同一 RDS(on) 档）占比上升，C7 仍保持对 CP 与 C6 的优势——大电流下 C7 的开关损耗优势依然显著。

见原 PDF 图 13（第 13 页）：效率差值 %–输出功率曲线（1150 W 满量程），CP 为 0 基准：C6 在轻载领先、350 W 处与 CP 交叉后落后；C7 全区间在 0 线以上。

结论：C7 让“提高开关频率而不牺牲效率”成为可能。

5. CoolMOS™ C7 动态开关行为的进一步考察（原 PDF 第 14~21 页）

MOSFET 开关首先由栅电阻（内外）与 MOSFET 电容（CGS、CGD、CDS）的相互作用支配（图 14）。封装电感与 PCB 寄生阻抗在前代（开关损耗高）通常居次；但到了 CP 与 C7 这一代，源极回路电感与漏源输出电容的影响开始变得重要。这类快超结器件的行为在多方面不同于传统 MOSFET。注意与数据手册术语的对应：Ciss = CGS + CGD，Crss = CGD，Coss = CDS + CGD。开通行为通常强烈受应用电路及外围元件影响，关断行为则基本只由 MOSFET 自身特性控制——所以下文把关断模式拿出来细看。

见原 PDF 图 14（第 14 页）：支配 MOSFET 开关的基本元件——栅驱动 VDrv–RG（内含 Rg,int）–Lsrc/Ld（封装电感）与 CGS/CGD/CDS 三电容、负载电流回路示意。

5.1 栅控开关（Gate controlled MOSFET switching，原 PDF 第 15~17 页）

对照图 15，栅控关断发生在三个相当分立的区段，下面分别描述各区段的行为与损耗：

区段 t1：驱动器把栅压放电到电流平台电平；时间主要由 Ciss（CGD + 一个很大的 CGS）、栅输入电阻 RG、栅驱动工作电压与由 gfs 和负载电流决定的平台电压决定：

$$t1 = R_G \times C_{iss} \times \ln\!\left(\frac{V_{GDrv} - V_{Goff}}{V_{GPlat} - V_{Goff}}\right) \qquad \text{（式 3，原 PDF 第 15 页）}$$

代入例（原文自带，C7 45 mΩ、RG = 1.8 Ω）：

$$t1_{C7\_045} = 1.8\,\Omega \times 4340\,\mathrm{pF} \times \ln\!\left(\frac{12\,\mathrm{V} - 0\,\mathrm{V}}{5.4\,\mathrm{V} - 0\,\mathrm{V}}\right) = 6.24\,\mathrm{ns}$$

t1 期间 Ciss 放电至“该负载电流下进入饱和”的栅压；此时 VDS 与 ID 都还没被 MOS 沟道改变，不产生开关损耗。

区段 t2：MOSFET 像一只积分放大器工作——经 RG 提供的栅电流正是 VDS 上升时给 CGD 充电所需，即便全负载电流仍在流动：

$$t2 = \frac{R_G \times C_{rss(fV_{DS})} \times V_{DS}}{V_{G\_Plat} - V_{G\_off}} \qquad \text{（式 4，原 PDF 第 15 页）}$$

这一栅控区段内 dvDS/dt 由栅驱动控制，实际变化率为：

$$\frac{dV_{DS}}{dt} = \frac{V_{G\_Plat} - V_{G\_off}}{R_G \times C_{rss}} \qquad \text{（式 5，原 PDF 第 16 页）}$$

区段 t3（关断最后一段）：栅压跌落平台以下，RG 继续给 Ciss 放电，漏电流按 MOSFET 转移特性（ID 随 VGS）下降：

$$t3 = R_G \times C_{iss} \times \ln\!\left(\frac{V_{G\_Plat} - V_{G\_off}}{V_{th} - V_{G\_off}}\right) \qquad \text{（式 6，原 PDF 第 16 页）}$$

见原 PDF 图 15（第 15 页）：栅控关断波形——IDS（红色，平顶后跌落）、VDS（蓝色，上升后振铃）、VGDrv/VGS（绿色，经 VPlat 平台跌向 VG-Off）；时间轴标注 t1/t2/t3。

见原 PDF 图 16（第 16 页）：C7/CP/C6 开通与关断时序对比（栅压/栅电流，时间轴 0~1600 ns）——C7（绿）开通电流爬升与关断都最快，C6（红）平台最长（Gate Plateau ≈5 V 虚线），Driver 方波 10 V。 见原 PDF 图 17（第 17 页）：VDS 与 ID 的开关仿真对比——三代器件关断沿与振铃差异。

图 16 的漏压/漏流波形说明器件特性如何导致不同开关速度与损耗：CP 与 C7 栅电荷都很低，延迟小、开关快。在一定程度上可以加大栅电阻限制栅充电电流，把 CP 的行为调得像 C6；但所需 RG 很大——因为漏源转换的主要部分发生在 Crss 很低的区间。这带来另一个效应：由于 Coss 与 Crss 的非线性（p 阱在漏源 40~60 V 区间恢复时电容陡增），损耗反而高于预期。该效应可称为开关响应中的“CGD 拐点（CGD knee）”：CP 的拐点约在 50 V；C7 因单元间距更细，拐点下移到约 20~25 V——漏压跌得更快、跌得更低，开通损耗更低。

然而，随着栅电荷与高压段 Crss 越来越低、输出电容非线性越来越强，使用低栅驱动电阻最终会把关断行为推入另一种模式——见下节。

5.2 准 ZVS 关断（Coss 限制模式）（原 PDF 第 18~19 页）

当栅驱动关断极快、且 Coss 相对较高（超结管在漏源 50~60 V 以下即如此）时，开关行为由另一套机制主导：漏极开关电压不再受栅驱动电流控制，而由 Coss 与负载电流决定。行为仍可粗分为三态，但仅凭外部测得的栅驱动或漏电流来识别这些状态，可能会被误导。t1 态与栅控模式相同；差别出现在 t2 区——栅放电电流大到负载电流无法在 Coss 上建立起电压，沟道电流在漏源电压尚未上升前就被关断。近似描述为：

$$t2 = R_G \times C_{iss} \times \ln\!\left(\frac{V_{Plat} - V_{G\_off}}{V_{th} - V_{G\_off}}\right) \qquad \text{（式 7，原 PDF 第 18 页）}$$

见原 PDF 图 18（第 18 页）：准 ZVS、Coss 控制的关断波形——IDS 平顶在 VDS 上升之前就跌落；VGS 直接从 VPlat 拉向 VG-Off；标注“Tail Current – Interval T3（取决于 C_snubber 有效值）”；时间轴 t1/t2/t3。

这一模式确实带来极低的关断损耗，但有一些可能变成问题的特性——尤其是 PFC 升压变换器：其输入电流范围宽、还有短暂但幅度大的过载。因此使用 C7 系列需要格外小心：QGD 极低、输出电容特性不同（图 6）。为什么会这样？看三代电容曲线：C7 在 20 V 以下的输出电容明显更高——这是“更小单元间距 + 外延高掺杂以降比 RON”的必然；耐压建立到 20 V 附近时，空间电荷区从 p 柱结构非常陡峭地转变为近平面形态，输出电容在一个很小的电压范围内下降超过一个数量级。

这正是“低损耗非线性 ZVS 缓冲”的理想特性：栅压尚未完成关断时，输出电压上升率（dv/dt）先被压低；随后 Coss 降到很低水平（约 50 pF），允许漏压极快上升。但栅极就此失去了对漏极的任何控制——低 QGD 的栅设计意味着栅漏交叠电容被压到极致，Crss 低到惊人（图 4）。

设计者如何在这些问题下做出安全而有效的选择？第一条建议：“留在栅控区”——理解应用电路可能加在 MOSFET 上的应力，初期把关断过渡保持在栅控区或其边界附近。正激变换器工作电流范围相对有限、电流偏低，Coss 控制关断不会造成潜在破坏性的 dv/dt 等效应；PFC 升压的峰值电流不一定直接受栅控（输入电压瞬态、平均电流模式控制器的响应延迟等），必须更谨慎。

见原 PDF 图 19（第 19 页）：41~45 mΩ 三代 C6/CP/C7 的 VGS–ID 转移特性对比——三管同栅压下承载电流相近；C7 的饱和水平更低。

一切条件下可靠性的关键是维持器件控制：用栅驱动限制最终的 di/dt 与 dv/dt——即把栅驱动电阻选在正确区间。原理上 C7 与 CP/C6 相同：三代的漏电流-栅压转移特性相近（图 19），同栅压可承载相近电流；C7 更低的饱和水平在短路条件下限制电流，从而保护整个应用免受高短路应力。

5.3 关断 di/dt（原 PDF 第 19~20 页）

栅驱动电阻选到合理区间之外会发生什么？以 45 mΩ 档 C6/CP/C7 为例。栅驱动电阻很小时，di/dt 不再受 MOSFET 控制，而由周边电路元件决定。图 20：IPP65R045C7、RG = 1.8 Ω 时 di/dt 随负载电流迅速上升，直到被外部寄生电感限制——此时 di/dt 很快达到数千安培/微秒。栅电阻提到 5~10 Ω 区间，情况缓和：CGS 的充电速率控制 di/dt、相对独立于漏极回路寄生，本例峰值 di/dt 保持在一个依然很快的 2 000~3 000 A/µs。

见原 PDF 图 20（第 20 页）：C7 关断 di/dt–漏电流（VGS = 12 V，RG = 1.8~23 Ω）——1.8 Ω 曲线陡升后由寄生限幅。

见原 PDF 图 21（第 20 页）：CP 同条件——RG = 5.3 Ω 尚“相对受控”，3.4 Ω 与 1.8 Ω 下 di/dt 控制实质丧失（突变）。 见原 PDF 图 22（第 20 页）：C6 同条件——即便 1.8 Ω，di/dt 也被（高 CGD、高 Coss）限制在远低于 C7/CP 的区间。

与 CP、C6 同驱动同条件对比（图 20~22）：CP 即便 3.4 Ω 也已处于 Coss 限制模式，从“相对受控（5.3 Ω）”到“实质失控（3.4/1.8 Ω）”是突变；C7 处于全栅控与 ZVS 开关边界上的“过渡模式”，在 25~50 A 漏电流之间仍有部分 di/dt 限制；C6 凭其高得多的栅漏电容与输出电容，即使 1.8 Ω 也把 di/dt 压在低得多的区间。某些需要大电流开关但 di/dt 高度受控的应用里，C6 反而可能是更好的选择；C7 用 23 Ω 栅电阻也能达到同等的控制水平，且开关损耗与 C6 用 5 Ω 时同一量级。若轻载效率与低栅驱动功耗是考量、或要用更低电感的小封装（如 TO-220 的 IPP65R045C7），则选 C7。

5.4 关断 dv/dt（原 PDF 第 21 页）

dv/dt 的情形与 di/dt 类似（图 23/24）。IPP65R045C7、RG = 1.8 Ω 时关断极快（低栅电荷 + 25 V 以上低输出电容）：dv/dt 随负载电流线性上升——这是 MOS 沟道真实 ZVS 关断的标志，漏压上升速率只取决于负载电流给输出电容 Coss 充电有多快。这一情形在 RG = 3.4 Ω 时依然存在，RG = 5.3 Ω 才开始进入过渡区；真正的栅控开关建议 RG ≥ 10 Ω。但若峰值电流低于 50 A，即使更低的 RG 也在 C7 的 100 V/ns dV/dt 限值之内；更大峰值电流则大概率超限。

IPW60R045CP（图 24）：实测 dv/dt 也高，但同条件下约比 C7 低 30%——不能视为等效：CP 额定最大 dV/dt 是 50 V/ns，C7 是 100 V/ns。总体上 CP 的可控程度不同：即便第二高的栅电阻（10.2 Ω）下 dv/dt 仍随负载电流持续上升；5.3 Ω 已把 CP 顶到过渡区上沿，可能是最低的审慎取值——除非有其他电路效应限制 di/dt 与 dv/dt（如带限流串联电感的半桥运行）。

见原 PDF 图 23（第 21 页）：C7 关断 dv/dt–漏电流（RG = 1.8~23 Ω）——低 RG 曲线随电流线性上升（ZVS 特征），高 RG 曲线平坦。 见原 PDF 图 24（第 21 页）：CP 同条件——整体约低 30%，且各 RG 曲线都随电流上升。

小结：关断 dv/dt 受两种机制限制——栅漏电容的放电速率（RG 控制）或输出电容的充电速率（Coss 限制）。

工作在 Coss 限制模式意味着：

• ✓ 关断焦耳损耗极少甚至没有，效率最高
• ✓ dv/dt 强依赖负载电流
• ✓ di/dt 不再受控——由外部寄生元件或应用电路决定

工作在栅电阻控制模式意味着：

• ✓ 附加开关损耗
• ✓ dv/dt 与 di/dt 相对独立于负载电流

栅电阻越小、负载电流越小，越接近 Coss 主导的关断！ 轻载不是问题；大电流下，杂散电感（含封装源极电感）中的 di/dt 可能破坏这种开关行为。

6. 电路设计与布局建议（原 PDF 第 22~28 页）

以下建议可以按“重要性排序”列出，但现实是每一条都重要——既关乎电路稳定性与可靠性，也关乎整体效率与性能。它们与当年“MOSFET 替代双极管”“CoolMOS 替代标准 MOSFET”时的建议并无本质不同：差别只在用心的程度。对极快开关的 MOSFET 必须格外用心，因为内部电容的差异会与 PCB 布局固有的外部寄生元件相互作用。

6.1 为什么 MOSFET 在开关期间容易振荡（原 PDF 第 22~23 页）

要理解快功率 MOSFET 在 SMPS 应用中的问题，必须同时看器件特性与布局带来的外部寄生效应。图 25 给出等效电路：含封装与引线内部电感、以及依赖 PCB 布局的耦合电容。关键是栅-漏回路构成的环路：内部 CGD、栅/漏引线电感、外部栅漏寄生耦合电容——共同构成一个谐振回路，其 Q 值主要由内部 RG（RG,int）决定，谐振频率由电抗元件取值决定。若在谐振频率处 MOSFET 增益大于 1，该网络反馈回栅极就会导致振荡。

见原 PDF 图 25（第 22 页）：含周边元件的 MOSFET 等效电路——Drain 端 Lead+bond wire inductance、External parasitic coupling capacitance、Resonant Circuit（红虚线圈）环绕 Rg,int、Lead+Gate bond wire inductance、Cgd/Cgs/Cds、Source 端 Lead+bond wire inductance、Rg External。

行为的主要决定因素是这个外部串联谐振回路，以及有效谐振频率与 MOSFET 内部转折频率（增益跌破 1 的频率）的关系。增益转折频率由内部 RG、器件电容与增益 Gfs 决定（式 8）；Gfs 依赖工作电流——所以问题可能不出现在标称漏电流下，而出现在峰值工作电流时（如 PFC 升压级的跳周期恢复、隔离正激的限流）。增益转折频率定义为：

$$f_G = \frac{C_{rss\_eff} \times G_{fs}}{2 \times C_{iss} \times C_{DS}} \qquad \text{（式 8，原 PDF 第 22 页）}$$

正因为低 Crss 让 CP 以低栅驱动功率实现快开关，它同时抬高了器件的转折频率——布局寄生电容必须相应缩减，以避免栅漏回路串联谐振落入 MOSFET 的高增益工作区。结果是：外部栅漏耦合电容低至 10 pF 就可能引发谐振振荡（图 28）。Crss 有效值随电压变化（Coss 亦然），增益与振荡概率以复杂方式随电压变化；VDS 更高时输出电容下降、增益带宽积上升；跨导随电流增大，因此振荡概率在大电流时最大——总增益上升、单位增益交越点被推高。

结论：外部 CGD 应保持在 5 pF 以下以留在安全区。

另一个重要因素是总有效源极电感（封装键合线电感 + 外部走线电感）：它不改变栅漏回路的谐振频率，但是触发因素——小 RG 关断时漏电流的快速崩塌产生 di/dt 尖峰触发栅漏回路，触发强度取决于源极上产生的 dv/dt 幅度：源极电感越大，峰值 dv/dt 越大，起振的“踢”越猛。

因此关键是避免栅漏串联谐振频率低于 MOSFET 增益转折频率。两条路径：其一，用布局实践（减小寄生电容与电感）抬高串联谐振频率；其二，用恰当的栅驱动电路限制 MOSFET 增益与栅回路 Q 值。

6.2 布局——避免漏栅之间的杂散耦合电容（原 PDF 第 23 页）

如上所述，杂散栅漏电容必须最小化。在“往更小空间塞更多元件”的努力中，这条训诫常被忽视——图 26 的商用布局即一例。只要间隙保持，电压爬电不会恶化；但大面积上的窄间隙必然造成电容增大。栅极走线不要与漏极铜箔平行；可能时用源极铜箔或地平面把栅极与漏极隔开屏蔽。

见原 PDF 图 26（第 23 页）：因栅极与漏极过于接近而导致问题的商用布局（PCB 照片）。

6.3 用恰当的栅电阻控制增益、dv/dt 与 di/dt（原 PDF 第 24~25 页）

如果不仔细选栅电阻、布局又不紧凑，开关会是什么样？图 28 的示波图（20 ns/div）给出了答案：极低栅驱动电阻强制极快关断，但长栅走线上的储能使关断并未真正完成——结果是振荡与 MOSFET 的再次开通。从栅走线差分测得的振铃（蓝色迹）、漏电流的振铃与二次上升、近 40 ns 的栅压二次上升，都显示这一“脏关断”。这类关断除可能发展出足以击穿栅氧的振荡电压幅度外，还产生额外的辐射 EMI——可能在合规测试中超标。

解决这个问题的第一步：用合适的栅电阻限制 dv/dt——降低其他设计问题的影响，便于后续测试与优化。第二步：缩短或加宽栅极走线以降低其电感。对图 27 的被测电路，在 MOSFET 旁加一只快速 PNP 拉低管并降低地回路电感，解决了大部分问题，辐射 EMI 降低超过 20 dB。

见原 PDF 图 27（第 24 页）：PNP 拉低栅驱动电路。 见原 PDF 图 28（第 24 页）：关断期间栅-源回路相互作用引起栅振荡的关断波形（栅振铃、ID 二次上升、VGS 二次上升，20 ns/div）。

记住栅电阻随器件尺寸/面积相关电容缩放。图 29：IPP65R045C7 的 RG 从 1.8 Ω 到 23 Ω、覆盖一段漏电流范围。按系统性能目标，RG = 10 Ω 可能是优选：位于过渡区边缘，但从约 1/3 额定漏电流起仍有效控制 dv/dt 在约 40~50 V/ns；合并 Eon/off 损耗（图 30）约 200 µJ——这绝非 C7 的最好成绩，但已与 C6/CP 用 RG = 3.3 Ω 达到的水平同一量级。反之，C7 若用明显更低的 RG，dv/dt 控制将会丧失。最后，特性数据表明：该封装下 RG 低于 5 Ω 只是制造更多 EMI，损耗并不会更低。

见原 PDF 图 29（第 25 页）：C7 关断 dv/dt–漏电流（RG = 1.8~23 Ω）——10 Ω 位于过渡区边缘、dv/dt ≈40~50 V/ns（1/3 额定电流以上）。

见原 PDF 图 30（第 25 页）：合并开关损耗（Eon+Eoff）@25 A 漏电流（RG = 1.8~23 Ω）——10 Ω 处约 200 µJ。

对 45 mΩ 以外的 RDS(on) 档，栅电阻按比例缩放：RDS(on) 翻倍，RG 也翻倍。同时记住封装源极电感影响开关时间与损耗、且依赖负载电流——该话题值得另文专述。布局问题存疑时，C7 初测建议先用较高栅电阻（如 23 Ω），以更低的 di/dt 与 dv/dt 完成测试，待其他问题全部解决后再往下调。

6.4 与 CP 相比 C7 的栅极阻尼改善（原 PDF 第 26~27 页）

自然要问：QGD 更低、FOM 更好，有没有代价？在典型应用中 C7 与 CP 的振铃表现如何？为彻底研究，专门制作了基于升压拓扑、外部寄生 CGD 经过标定的应用测试板，研究振铃随布局与负载电流的变化。测试流程：向被测管栅极发一串脉冲，在导通期把漏极/电感电流逐步抬高；栅信号为低期间，电感电流经二极管续流进保持 400 V 的输出电容——因此下一脉冲的电流与上一次关断时几乎相同。借助该序列可在不同电流电平下分析开关行为，与真实应用对应。

见原 PDF 图 31（第 26 页）：IPW60R045CP 栅振铃测试——电流阶升至 25 A、RG = 3 Ω：栅压（品红）振铃大，漏源波形（绿）有明显下冲。

见原 PDF 图 32（第 26 页）：IPP65R045C7 同条件——振铃明显更小、衰减更快。

上图（图 31/32）为“电感电流阶升至 25 A、RG = 3 Ω、寄生电容未经优化”的标准测试布局下的振铃行为。同条件下 CP 的栅振铃（品红迹）更大，且伴有明显的漏源振铃（绿迹，VDS 波形下冲）。此外，把测试电流抬到电流探头极限 50 A：C7 的振铃不再增长；CP 却可能因板上电感与电容的作用而突然损毁。这块测试板本身就是靠加大栅漏间 PCB 反馈电容来诱发此类行为的——对比结果表明 C7 提高内部阻尼、打造更稳健 MOSFET 的努力是成功的。

见原 PDF 图 33（第 27 页）：25 A 处 CP 栅振铃的放大细节——振铃时间与幅度都更大。 见原 PDF 图 34（第 27 页）：25 A 处 C7 栅振铃的放大细节——振铃水平低得多、衰减快得多（两例均未加栅极磁珠等额外措施）。

除 C7 本身好得多的振铃行为外，若某些应用电路中栅极出现明显电压尖峰，仍强烈建议按下一节使用磁珠。

6.5 快开关电路与问题布局：用磁珠（原 PDF 第 28 页）

一只紧靠栅极引脚连接的磁珠（Ferrite Bead）可以大幅降低 MOSFET 的转折频率，而对栅极开关行为影响很小。选用要点：峰值电流能力须匹配预期栅驱动峰值并留余量；在 100 MHz 及以上提供 50~60 Ω 的有耗阻抗。一个合适例子：Murata BLM41PG600SN1，1806 SMD 封装，额定电流 6 A、直流电阻 0.01 Ω。

见原 PDF 图 35（第 28 页）：BLM41PG600SN1 磁珠的阻抗-频率特性曲线。

追求变换器最快合理开关速度时特别建议使用该类磁珠；并联器件场景尤其有用（图 36）。在布局尚可但未完全优化的应用电路中，加磁珠可把栅振铃从衰减 8~12 个周期变为只振一两个周期。多管并联共用一只驱动器时，每只栅极各加一只磁珠强烈推荐、依布局甚至可能是强制的——这防止两只管子隔着布局“互相喊话”（电流路径不对称与公共栅连接相互作用所致）。

见原 PDF 图 36（第 28 页）：栅极带磁珠的并联 MOS 运行原理图——85~265 VAC 输入、两只 CoolMOS™ C7/CP 并联（G2/3）、thinQ!™ G5 SiC 二极管、L1、400 V 输出，每管栅极各串 ferrite bead，控制器经 RG 驱动。

安装应尽量贴近栅极引脚。使用这种磁珠可把 400 V 下允许的外部栅漏耦合电容扩大数倍。磁珠的主要代价：少量额外成本与 1806 SMD 封装占的少量板面积。

7. 结论（Conclusions，原 PDF 第 29 页）

英飞凌最新高压超结 MOSFET 技术 CoolMOS™ C7 使典型 RDS(on)·A 值首次低于 1 Ω·mm²；开关 FOM 经优化，与前代相比在硬开关应用中兼顾良好易用性与最佳效率。此外，大电流（即大功率档）下开关损耗举足轻重，这使 CoolMOS™ C7 得以胜任更高的开关频率和/或更高的功率额定值。

8. 缩写表（List of abbreviations，原 PDF 第 29 页，全译）

9. 参考文献（References，原 PDF 第 30 页，全译）

1. X. B. Chen and C. Hu, “Optimum doping profile of power MOSFET's epitaxial Layer”, IEEE Trans. Electron Devices, vol. ED-29, pp. 985–987, 1982.
2. T. Fujihira: “Theory of Semiconductor Superjunction Devices”, Jpn. J. Appl. Phys., Vol. 36, pp. 6254–6262, 1997.
3. Deboy, G., März, M., Stengl, J., Strack, H., Tihanyi, J. and Wever, H., “A New Generation of High Voltage MOSFETs Breaks the Limit of Silicon”, Proc. IEDM 98, San Francisco, Calif., December 1998, pp. 26.2.1–26.2.3.
4. G. Deboy, F. Dahlquist, T. Reimann and M. Scherf: “Latest Generation of Superjunction Power MOSFETs Permits the use of Hard-switching Topologies for High Power Applications”, Proceedings of PCIM Nürnberg, 2005, pp. 38–40.
5. Hancock, J. M.: “Advancing Performance in HV Semiconductors Enables Hard Switching Topologies”, Proceedings of Power Electronics Technology Conference, October 2005, on CD-ROM.

（原文另载版权页与免责声明：© Infineon Technologies Austria AG 2013，应用笔记信息仅为实现英飞凌器件的提示，不构成对功能、状态或质量的任何描述或担保；生命支持系统使用须经英飞凌书面批准——条款示意照录，以原 PDF 为准。）

译者附注（全库视角）

1. 表 1 的三处最值（记忆锚点）：QGD 150→51→30 nC（C6→CP→C7，米勒电荷降为 C6 的 1/5）；Eoss 22/28/12 µJ（CP 的 Coss@400V 反而最大——它的电容台阶在 40~50 V，C7 在 20 V）；比导通电阻 24→10 mΩ·cm²——C7 用一半面积达到同档 RDS(on)，这就是 §4.3“TO-220 装下 TO-247 档位”的全部原因。
2. “栅控 vs Coss 限制”判据速查（§5.3/5.4 的 45 mΩ 档结论）：C7——RG≥10 Ω 进栅控、5.3 Ω 过渡、≤3.4 Ω Coss 限制（峰值电流 <50 A 时 dv/dt 仍在 100 V/ns 内）；CP——5.3 Ω 已在过渡区上沿、额定 dV/dt 仅 50 V/ns；C6——1.8 Ω 仍受控但慢。换算其他档位：RDS(on) 翻倍 → RG 翻倍。
3. 式 (3)~(7) 的符号约定：VGDrv/V_GDrv = 驱动器输出高电平（12 V）、VG-Off/V_G_off = 关断低电平（0 V）、VGPlat/VPlat = 米勒平台电压（代入例取 5.4 V）、Vth = 阈值电压；式 (4) 中 Crss(fVDS) 强调取“该 VDS 下的动态值”——这正是 t2/t3/t5 无法用单一 datasheet Cgd 值算准的原因（参见 02_栅荷与开关性能全译 式 (18) 的 QGD/VDS(D) 等效法）。
4. OCR/转写存疑点：图 9 图题“1.8 to 3Ω”按正文判为 23 Ω；§6.3 正文引用图号（Figure 28/27）与图题顺序存在交错，波形归属按图题；式 (3) 代入例中 VPlat = 5.4 V 为 45 mΩ C7 在该负载下的平台电压，原文未注明对应电流——「待核实」其测试条件（按式 (4) 上下文应为满载 25 A 量级）。
5. 与库内文档联动：65 W 五拓扑对比中 ACF 路线 EVM 实装 IPL60R385CP/299CP（CP 代）的初级管即本篇表 1 的同代产品（04_65W适配器五拓扑同规格对比 §3）；GaN 篇“硅超结 Coss 200 pF 量级 vs GaN 30 pF”的对比基线即本篇表 1 的 Co(er) 档位（GaN 与隔离驱动基础教程 §1.3）；失效与并联、感应开通的姊妹篇见 01_MOSFET应用与失效全译.md。

上一级：超结MOSFET