AOS《Power MOSFET Basics》全文精译 — 平面/沟槽结构与十四项额定基础

原文：Alpha & Omega Semiconductor（AOS）应用笔记《Power MOSFET Basics》，PDF 共 10 页；原文未署作者、未给文档编号与日期（页眉仅标 “Power MOSFET Basics”）。原文 PDF：90_资料源/平面MOS_AOS_PowerMOSFETBasics.pdf。 本篇为全文忠实精译：覆盖原文全部 15 节（器件结构、击穿、导通特性、电容、栅电荷、栅电阻、开关、体二极管正反向、雪崩、dV/dt、热阻、功率、SOA、电流额定）与全部图（图 1a~18）。原文公式无编号，译稿按出现顺序编 (1)~(12)。注意：原文以 N 沟道沟槽 MOSFET 为主线展开，但第 1/3 节对平面结构给出对照剖面与 RDSON 分量——本类目录把它当作“平面 vs 沟槽”的结构分界文献收录。库内定位：00 篇 IR AN-1084（1990s 口径）之后 20 年同一门课的 AOS 版：多出雪崩 UIS、热阻标定（结校准）、SOA 与电流额定四块 datasheet 工程内容，RDS(on) 分量图直接画出平面独有的 RJFET。原 PDF 为双栏排版，txt 提取时两栏行交错（节号 “4.”“7.” 等脱离正文），译稿已按节重排；OCR 修复见文末附注 2；代入例均为译注补充并标注。

1. 基本器件结构（原 PDF 第 1 页）

功率 MOSFET（金属氧化物半导体场效应晶体管）是使用最广泛的功率器件，原因是栅驱动功率小、开关速度快、并联能力强。多数功率 MOSFET 采用纵向结构（vertical structure），源极与漏极分布在晶圆两侧，以承受更大的电流与电压。图 1a、1b 分别给出沟槽（Trench）与平面（Planar）MOSFET 的基本结构。沟槽 MOSFET 因沟道密度更高、导通电阻更低，主要用于 <200 V 耐压档；平面 MOSFET 适合更高耐压档——因为其导通电阻由外延层电阻主导，提高单元密度并无好处。两种结构的基本 MOSFET 工作原理相同；除特别说明外，本笔记以 N 沟道沟槽 MOSFET 展开。

见图 1a（原 PDF 第 1 页）：沟槽 MOSFET 剖面——Source（顶部）/Gate（嵌入槽内）/N⁺/P-body/N⁻ Epi/N⁺ Substrate/Drain（底部）。 见图 1b（原 PDF 第 1 页）：平面 MOSFET 剖面——Source/Gate（横置栅极，沟道横向于栅氧之下）/N⁺/P-body/N⁻ Epi/N⁺ Substrate/Drain。

译注：两图并排即“平面 vs 沟槽”的简述答案——沟槽栅垂直下挖、单元间距更小，平面栅横躺、多出栅漏交叠区；这是 00 篇图 3/图 5 的现代版。

2. 击穿电压（原 PDF 第 1 页）

多数功率 MOSFET 中，N⁺ 源与 P-body 的结通过源金属化短接，以避免寄生双极晶体管误开通。栅极不加偏置时，功率 MOSFET 靠反偏的 P-body/N⁻ Epi 结承受高漏压。高压器件中，外加电压的大部分由轻掺杂外延（Epi）层承担：外延层更厚、掺杂更轻，击穿电压更高，但导通电阻更大。低压器件中 P-body 掺杂与 N⁻ Epi 相当，也分担一部分电压。若 P-body 设计得不够厚或不够重，耗尽区可能穿通（punch-through）到 N⁺ 源区、降低击穿电压；若设计过度，沟道电阻与阈值电压又会升高——需要对体区与外延的掺杂和厚度做精细折衷。 datasheet 中 BVDSS 通常定义为漏电流 250 µA 时的漏源电压；源漏间流动的漏电流记为 IDSS，在 BVDSS 额定值的 100% 处测量。温度升高时，功率 MOSFET 的 IDSS 增大、BVDSS 也增大。

3. 导通特性（原 PDF 第 1~3 页）

分第一象限与第三象限两种工作模式讨论。第一象限：N 沟道管漏极加正压（图 2）。栅压 VG 超过阈值电压 VTH 后沟道开始导电，导电量取决于导通电阻：

$$R_{DSON} = V_D / I_D \qquad (1)$$

栅极过驱动足够大（VG >> VTH）时 ID-VD 曲线呈线性（沟道全开）；过驱动小时，VD > (VG−VTH) 后因沟道夹断出现电流饱和。

见图 2（原 PDF 第 2 页）：导通区特性（第一象限）——ID-VD 输出特性族。 见图 3a（原 PDF 第 2 页）：沟槽 MOSFET 的 RDSON 分量——Rs/Rch/Racc/Repi/Rsubs 串联。 见图 3b（原 PDF 第 2 页）：平面 MOSFET 的 RDSON 分量——Rs/Rch/RJFET/Rch/Rs + Repi/Rsubs——比沟槽多出 RJFET。

沟槽 MOSFET 的 RDSON 分量：RS（源电阻）、RCH（沟道电阻）、RACC（积累层电阻）、REPI（顶部外延硅电阻——它决定 MOSFET 能承受的阻断电压）、RSUBS（生长外延的硅衬底电阻）。平面 MOSFET 的分量与之类似，主要差别是多出 RJFET：器件缩小时 RS、RCH、RACC 随单位面积单元数增加而减小，而 RJFET 反受“JFET 效应”拖累——电流受相邻 P-body 挤压、只能在狭窄的 n 区中流动。由于没有 RJFET，沟槽 MOSFET 受益于高密度缩放而把 RDSON 做得很低。

见图 4（原 PDF 第 2 页）：RDSON 随栅压与温度的变化——VGS 升过 VTH 后 RDSON 先陡降（沟道开启）、后趋平（其余分量主导）；温度升高时因载流子迁移率下降而增大——这是器件并联均流的物理基础（正温度系数）。

译注补例 1：式 (1) 代入：VGS=10 V 全开时若 VD=50 mV、ID=10 A，则 RDSON=5 mΩ——datasheet 的 RDS(on) 表值都是这条线性区的斜率，读表必须看 VGS 测试条件。

阈值电压：VGS(TH) 定义为能在源漏间形成导电沟道的最小栅偏置，通常在漏源电流 250 µA 处测量。栅氧厚度与沟道掺杂浓度可控制 VGS(TH)。典型设计：栅驱动 10~15 V 的器件取 2~4 V；随 CMOS 工艺缩放栅驱动降到 2.5~4.5 V，此类应用需要 1~2 V 的更低阈值。阈值电压具有负温度系数——温度升高时降低。 跨导：gfs 即 MOSFET 的增益，通常在饱和区、固定 VDS 下测量；受栅宽 W、沟道长度 LCH、迁移率 μn、栅电容 COX 影响；温度升高、迁移率下降，gfs 随之下降。

$$g_{fs} = \frac{\Delta I_{DS}}{\Delta V_{GS}} = \mu_n\cdot C_{OX}\cdot\frac{W}{L_{CH}} \qquad (2)$$

第三象限：常见于 DC-DC buck 变换器——N 沟道管在 VDS 为负时导电（原文此处负号字形丢失，“under at VDS” 按 “under negative VDS” 还原，待核实）。电流方向与第一象限相反，RDSON 分量相同。电流较小时第三象限导通特性与第一象限对称，可认为两种模式 RDSON 相同；差别只出现在大电流、因而大 VDON 时——当 VDON 接近体二极管正向压降，体二极管开始导通，电流继续增大、不再出现饱和。

见图 5（原 PDF 第 3 页）：第三象限工作——VDS 0~−1 V、ID 0~−30 A；VGS=0 V（体二极管曲线）与 2.5/4.5/10 V 一族曲线。

4. 电容（原 PDF 第 3~4 页）

MOSFET 的开关行为受三个端子间寄生电容影响：栅源 CGS、栅漏 CGD、漏源 CDS（图 6）。三者非线性，是器件结构、几何与偏置电压的函数。

见图 6（原 PDF 第 3 页）：寄生电容示意——Source/N⁺/Cgs（Gate/P-body）/Cds/Cgd/N⁻ Epi/N⁺ Substrate/Drain。

开通时栅极给 CGD 与 CGS 充电，栅控电路设计必须考虑这些电容的变化。datasheet 以 CISS、COSS、CRSS 提供：

$$C_{GD} = C_{RSS}, \qquad C_{GS} = C_{ISS} - C_{RSS}, \qquad C_{DS} = C_{OSS} - C_{RSS} \qquad (3)$$

CISS = 小信号输入电容（漏源端子短接）；CRSS = 小信号反向传输电容；COSS = 小信号输出电容（栅源端子短接）。电容还随直流偏置变化：图 7a 显示电容随 VDS 增大而减小——所有电容都是“偏置无关的氧化层电容”与“偏置相关的耗尽层（硅）电容”的串联，VDS 增大使耗尽区变宽、耗尽层电容减小。图 7b 显示：VGS 超过阈值后（低 VDS 下）栅电容也增大——MOS 沟道形成电子反型层、沟槽底部形成电子积累层所致。这就是栅电荷曲线在 Qgd 段之后斜率变小的原因。

见图 7a（原 PDF 第 4 页）：电容随 VDS 的典型变化——0~2500 pF 对 0~100 V：Ciss≈1800 pF 近平坦，Coss 从约 500 pF、Crss 从约 150 pF 陡降。

见图 7b（原 PDF 第 4 页）：Ciss 随 VGS 的典型变化（VDS=0 V）——3000~5000 pF 对 0~5 V：过 VTH 后 Ciss 从约 3300 pF 爬升至约 4100 pF。 译注：图 7a/7b 与 03 篇 Toshiba 图 1.2 是同一物理的两家画法；“过 VTH 后 Ciss 变大”是 AOS 版独有的提醒——它解释了栅荷平台后段为什么更平。

5. 栅电荷（原 PDF 第 4 页）

栅电荷参数可在已知栅驱动电流时用于估算开关时间；它只由器件寄生电容决定，对漏电流、供电电压与温度呈弱依赖（原文 “weakly dependent of” 按语法作 “dependent on”）。图 8 给出测试电路与波形：恒流源 Ig 给被测管栅极充电，同时漏极供给电流 ID；测量 VGS 对充电时间的关系，直接给出“把漏极电流从 0 拉到 ID、漏压从 VDC 摆到导通压降”所需的能量。测试前被测管承受全部电源电压 VDC，VGS 与漏流为零。Ig 流入后 CGS 与 CGD 开始充电、VGS 上升，充电速率 = IG/CISS；VGS 到达阈值后漏流开始流动，栅压继续升到平台电压 VGP（= VGS(TH)+ID/gFS），期间被测管压降保持 VDC。到达该状态所需电荷即 QGS。漏流到达 ID 后漏压开始下降，VGS 钳在 VGP 不动，栅流全部用于给 CGD 充电：iG = CGD·dVDS/dt (4)。平台在 VDS 到达导通值时结束，平台期间注入的电荷即 QGD——它常用于估算电压过渡时间与开关损耗。随后栅极继续充到终值、VDS 变为 RDSON×ID，VGS 以“栅充电电流 + CISS（VGS>VTH 时更大、故斜率更低）”决定的斜率上升直到最大值，对应电荷即总栅电荷 QG。

见图 8（原 PDF 第 4 页）：栅电荷测试电路与波形——vgs 对电荷曲线：Qgs、Qgd（平台）、Qg（到 10 V 虚线）。

译注补例 2：VGP 代入：VGS(TH)=2 V、ID=10 A、gFS=100 S → VGP = 2+10/100 = 2.1 V——米勒平台比阈值高不了多少，驱动电压裕量要留给平台之后的爬升段。平台判定与 QGD 用法详见 01 篇 AN608A。

6. 栅电阻（原 PDF 第 4 页）

功率 MOSFET 的栅极对驱动呈现 RC 网络般的阻抗，等效 R 即栅电阻 Rg——来自多晶硅栅导体以及把栅信号引到焊盘、连到封装引脚的金属与接触结构的有限电阻。对多晶硅栅功率沟槽 MOSFET，栅电极电阻取决于多晶硅的掺杂水平与类型（N 型/P 型）、栅沟槽几何与版图。N 型沟槽功率 MOSFET 通常比 P 型的栅电阻低——N 型原位掺杂（in situ doped）多晶硅的方块电阻更低。多数开关器件在出厂检验中用 LCR 表对 Rg 做 100% 终测。

7. 开通与关断（原 PDF 第 5 页）

datasheet 常给阻性负载开关特性（取决于 Rg、Ciss、Crss）；实测还受寄生电感与栅驱动细节影响，此处只讲基本物理。图 9 给出阻性开关测试电路与波形。

见图 9（原 PDF 第 5 页）：阻性开关测试电路与波形——td(on)、tr、td(off)、tf 在 Vgs/漏流波形上的门限定义。

• td(on) 开通延迟：从 Vgs 升过栅驱动电压的 10% 起、到漏流升过规定电流的 10% 止；td(on) 时刻 VGS 恰好到达阈值 VTH。该段由时间常数 Rg·Ciss 控制。
• tr 上升时间：漏流从负载电流的 10% 升到 90% 的时间；取决于 VTH、跨导 gFS 与时间常数 Rg·Crss。
• td(off) 关断延迟：从 Vgs 降到栅驱动电压的 90% 以下起、到漏流降到负载电流的 90% 止；是负载电流开始过渡前的延迟，取决于 Rg·Ciss。
• tf 下降时间：漏流从 90% 降到 10% 的时间；取决于 VTH、gFS 与 Rg·Crss。

8. 体二极管正向电压（原 PDF 第 5 页）

VSD 度量体二极管的正向压降：给源极施加规定电流（典型 1 A）测得，datasheet 同时给出正向压降最大限值。图 10 给出两个温度下的典型正向 I-V 特性。AOS SRFET（快恢复体二极管系列）的典型 VSD 比普通 MOSFET 低，典型值 0.4 V；低 VSD 可减小二极管导通期的功率损耗，因此 SRFET 是 DC-DC 变换下管以及一切需要一段体二极管导通时间的应用的理想选择。

见图 10（原 PDF 第 5 页）：体二极管正向特性——IS 1.0E-02~1.0E+02 A（对数）对 VSD 0~1.0 V；125 ℃ 与 25 ℃ 各两条：SRFET 曲线整体低于 Regular FET。

9. 体二极管反向恢复（原 PDF 第 5~6 页）

体二极管从导通态切换到关断态时发生反向恢复：其储存的少数载流子电荷必须清除——或经反向电流主动抽走，或在器件内复合消失。datasheet 给出三个动态参数：trr（体二极管反向恢复时间）、IRM（反向峰值电流）、Qrr（反向恢复电荷）：

$$Q_{rr} = \int_0^{t_{rr}} i_{sd}(t)\,dt \qquad (5)$$

即二极管电流波形负半部分的面积。参数随测试条件（施加电压 VDS、di/dt 等）变化，定义与测试电路见图 11。测试方法：DUT 栅源短接，控制管施加双脉冲——电流在下方控制管中爬升、控制管关断时经 DUT 体二极管续流；第二个脉冲再把控制管打开时，DUT 体二极管必须先完成恢复、控制管电压才能下降。反向恢复期间，二极管反向电流与负载电流一起流入图 11 的下方 FET；恢复的 di/dt 还会经电路杂散电感造成大电压过冲（L·di/dt）。**若 trr 第二阶段（越过 IRM 之后）的 di/dt 保持得低——即“软恢复”——过冲即可降到最小。QRR 越低开关损耗越低；在开关变换器中，这常常是开关损耗里最大的单一分量。**AOS SDMOS 与 SRFET 系列即为改善体二极管反向恢复（低 Qrr、高柔软度系数）而设计，可显著降低电压过冲、提升整体效率。

见图 11（原 PDF 第 6 页）：二极管反向恢复测试电路与波形——Vds/DUT/Isd/L/Vgs/Ig、Vdd；波形标注 Qrr=∫I dt、IF、di/dt、Irr、trr、Vds 回摆到 Vdd。

10. 雪崩能力与额定（原 PDF 第 6~7 页）

雪崩击穿的物理：漏压升高时体-外延结电场增大，达到临界场强 EC（硅中约 3×10⁵ V/cm）即发生载流子雪崩倍增、电流陡增。雪崩倍增本身不是破坏性过程。但电流路径中还包含流经图 12 所示回路的空穴电流 IH（=ID）：电流密度足够高时，若

$$V_{BE} = I_H\cdot(R_p + R_c) > 0.7\ \text{V} \qquad (6)$$

寄生双极管即被开通——此时栅极再也无法关断 FET 电流；且 BVCEO 通常低于 MOSFET 击穿电压，电流会成丝（filament）涌入最弱单元（那里局域不均匀性最先点亮寄生双极管）。由此可知：失效发生在临界电流密度以上（即使是短时、低能量、高压脉冲）；Rp（源下体区夹断电阻）与 Rc（接触电阻）偏大都会劣化 UIS 能力；高密度单元结构缩短电流路径、降低 Rp，从而提高失效临界电流密度；Rp、Rc 均随温度升高而增大、发射结导通电压 VBE 随温度降低——UIS 能力随温度升高而下降。若雪崩在低电流、长时间条件下测试，耗散能量 (Ipk/2)·BV·tAV 会加热器件，失效电流由事件中达到的峰值结温决定；大芯片热容大，此模式下 UIS 能力更高。

见图 12（原 PDF 第 6 页）：沟槽 MOSFET 单元剖面——标出寄生 NPN 与寄生基区电阻 Rp、Rc（Source/N⁺/Rc/Rp/P-body/Gate/N⁻ Epi/N⁺ Substrate/Drain）。

雪崩额定：电路工作中感性尖峰可能把管子驱动到超过 VDS(MAX)，因此厂商普遍给出单次与重复雪崩额定，且多数厂商对出货品做 100% 单脉冲测试。单脉冲额定通常以“雪崩时间对峰值电流”曲线（图 13）给出——这是保证数据，实际损毁点在其上方；同雪崩时间下能力随温度下降；同一初始结温下雪崩时间越长、电流能力越低。曲线用图 14 电路产生：电感中被测管电流爬升，关断时电感电流不可中断、器件电压跃升至击穿电压，同时电源支路开关断开、电流经二极管续流，电感两端电压为 −BV、电流斜坡下降到零；换用不同电感即得不同雪崩时间。能量/电流/时间/电感的基本关系：

$$E_{ar} = \int i_L\times V_{DS}\,dt = \frac{1}{2}\times i_{pk}^2\times L \qquad (7)$$ $$t_{av} = \frac{i_{pk}\times L}{BV} \qquad (8)$$

见图 13（原 PDF 第 7 页）：不同温度下“雪崩时间 vs 峰值电流”曲线族。

见图 14（原 PDF 第 7 页）：UIS（雪崩）测量用测试电路。方法 2 所需热阻见 §12（图 15/16 属 §12）。

重复额定：重复 UIS 脉冲使结温平均值抬升、每脉冲叠加温度尖峰；电流密度与峰值温度足够高时以与单脉冲相同的机理失效。重复雪崩额定无统一行业标准，此处给出两种方法。方法 1：选小电感（如 L=1 µH）、占空比 0.01、f=100 kHz，增大电流直到平均温度达 TJ=150 ℃ 定为 IAR（或加流到损毁再降额定 IAR）；缺点是只对应一个电感一个频率——频率升高、电感增大，IAR 都会下降；若频率低到每脉冲后器件能回到初始 TJ（25 ℃），设计良好的功率 MOSFET 应有 EAR=EAS、IAR=IAS。方法 2：不区分 EAR/EAS/IAR/IAS（低频下本就相同），用户用短时雪崩时间曲线估最大雪崩电流，初始 TJ 由平均耗散功率与热阻估计：

$$P = 0.5\, f\, L\, I^2, \qquad T_J = \frac{P}{R_{\theta JA}} \qquad (9)$$

译注补例 3：式 (7)/(8) 代入：ipk=10 A、L=1 mH、BV=100 V → EAS = ½×100×1 mH = 50 mJ，tav = 10×1 mH/100 V = 100 µs。与图 13 曲线对读：100 µs 档在 25 ℃ 起点允许的峰值电流即该曲线上的保证值。

11. dV/dt 额定（原 PDF 第 8 页）

功率 MOSFET 在多种场景下因过大漏源 dV/dt 而失效；每种场景的失效都是位移电流或传导电流经 Rp+Rc 流动、点亮寄生双极管，最终以与雪崩失效相同的机理损毁器件。

• 栅源经电阻短接 + 漏源快斜坡：位移电流 Coss·dV/dt 流经源极下方，在 Rp+Rc 上可能建立超过寄生双极管 VBE（0.7 V）的压降。现代功率 MOSFET 的 Coss 很小，即使 dV/dt 达 10~50 V/ns 该电流也低，不算主要失效模式；但若栅源短接电阻过大，Crss·dV/dt 电流会在其上建立足以开通栅极的电压——电流若不受限即致器件失效。
• 体二极管反向恢复期间：空穴电流经 Rp+Rc 流出源接触，且常常远超同时存在的 Coss·dV/dt 电流（漏压在体二极管上建立时也有该位移电流）。二极管储存电荷及其抽走过程不均匀，故恢复 dv/dt 失效在更低的 dv/dt 值就会出现。失效机理仍是寄生双极管开通；若栅源短接电阻过大，它抽走 Crss·dV/dt 电流时建立的电压还可能进一步开通栅极、加剧 dV/dt 电流。
• 两种 dV/dt 失效都随温度升高而恶化。

译注联动：与 00 篇 §10、03 篇 §1.4.2 三方互证——dV/dt 失效的公共根是 Rp+Rc 上的 0.7 V，这解释了为什么“大栅源短接电阻 + 高 dv/dt”是布线大忌。

12. 热阻表征（原 PDF 第 8 页）

结校准：测热阻前须先做校准曲线——每颗硅器件的校准独一无二，但一经确定即对其装入的任何封装有效。校准时把器件当二极管用：强制 10 mA 感测电流 IS、在每个结温下测正向压降 VFSD，得图 15 样例曲线；此后的热阻测试同样强制 10 mA、由测得的正向压降反推结温。

见图 15（原 PDF 第 8 页）：样例温度校准曲线（VFSD–结温）。

结-环境/引脚/壳热阻：RθJA（结到环境）、RθJL（结到器件漏极引脚）；带背面裸露漏极焊盘的大封装（Ultra SO8 及以上）还须测 RθJC（结到壳）。均可由下式计算（TJ 由结校准曲线按正向压降读出；TX 按所测对象取环境/引脚/壳温；PD 为器件耗散功率，由输入电压与电流算出）：

$$R_{\theta JX} = \frac{T_J - T_X}{P_D} \qquad (10)$$

瞬态热阻曲线（结到环境/壳）：用于按瞬态估算功率损耗造成的瞬时温度，分结到环境与结到壳两类（即器件结到环境或壳的瞬态热阻抗）。热测试机施加不同时长的单脉冲、每脉冲后再测正向压降读结温——即得“单脉冲”瞬态热曲线；再据此拟合出 3~4 级 RC 网络、仿真生成同组其余曲线（图 16）。

见图 16（原 PDF 第 9 页）：基于结-环境测量的样例瞬态热阻曲线——ZθJA 归一化热阻 10~0.001 对脉冲宽度 0.00001~1000 s。

13. 功率耗散（原 PDF 第 9 页）

PD 与 PDSM 是器件安全工作允许的最大功率：

$$P_D = \frac{T_{J\,max} - T_C}{R_{\theta JC\,max}}, \qquad P_{DSM} = \frac{T_{J\,max} - T_A}{R_{\theta JA\,max}} \qquad (11)$$

PD 基于结-壳热阻，须壳温维持 25 ℃ 才能兑现；PDSM 基于结-环境热阻，器件装在 1 平方英寸、2 oz 覆铜 PCB 上，PDSM 是把 TJ 拉到 150 ℃ 的功率。

译注补例 4：RθJC(max)=1.5 ℃/W 时 PD=(150−25)/1.5≈83 W——那是壳温恒 25 ℃ 的理想值；同一管装 1 in² 2 oz 板上 RθJA≈62.5 ℃/W，PDSM=(150−25)/62.5≈2 W。两个数差 40 倍：datasheet 摘要页写哪个、实际板子是什么条件，必须分开看——与 00 篇 §7 式 (2) 同口径。

14. 安全工作区（Safe-Operating Area，原 PDF 第 9 页）

SOA（FBSOA）曲线定义正向偏置下漏源电压与漏电流同时施加时的安全工作上限（图 17）：右侧竖直边界为最大漏源电压 VDS；上方水平界限为最大脉冲漏电流 IDM；左侧斜线由导通电阻 RDS(ON) 限定；中部平行线族为不同脉冲宽度下的最大漏源电流——由瞬态热阻抗决定。

见图 17（原 PDF 第 9 页）：最大正向偏置安全工作区。

15. 电流额定（原 PDF 第 9~10 页）

连续漏电流 ID 与 IDSM：在不含封装限制的前提下，是对应 PD 与 PDSM 的最大漏电流：

$$I_D = \sqrt{\frac{P_D}{R_{DS(on)\,max}\ @\ T_{J\,max}}} \qquad (12)$$

壳温升高时允许耗散减少，ID 随之降额（图 18）。

译注：原文式排版缺根号（txt 作 ID = PD/RDS(on)），按量纲（W/Ω = A²）必须开平方，已按 √ 还原并在此声明。 译注补例 5：PD=2 W、RDS(on)max@TJ(max)=10 mΩ → ID=√200≈14 A——分母用的是 TJ(max) 下的 RDS(on) 最大值而非 25 ℃ 值，用错分母会高估约 40%。 见图 18（原 PDF 第 10 页）：电流额定随壳温的降额曲线。

封装限制：连续电流额定受两个因素限制——热阻与封装。封装限制通常指键合线（bond wire）电流能力。以键合线熔断温度定电流限的传统做法并不正确，因为：1. 线温不能超过 220 ℃，否则塑封料劣化；2. 多数情况下硅电阻约为线电阻的 10 倍，热量大部分产生在硅表面、最热点在硅上——而硅最高结温低于 220 ℃，所以键合线熔断问题在多数情况下不存在；键合线只在器件已失效时才会熔断。详见 AOS 网站应用笔记 [MOS-006]。 脉冲漏电流 IDM：按 260 µs 电流脉冲额定；datasheet 给的值取以下两者的较小者：1. 260 µs 单脉冲的实际单脉冲电流测量值；2. 基于 260 µs 脉冲时长瞬态热阻的计算值。

参考文献（References，原 PDF 第 10 页，全译）

1. B. J. Baliga, “Fundamentals of Power Semiconductor Devices”, 2008.
2. Application notes MOS-006, “Power MOSFET Continuous Drain current rating and Bonding wire limitation”, www.aosmd.com

译者附注（全库视角）

1. 库内定位：本篇补齐 00 篇 AN-1084 缺的四块 datasheet 工程内容——UIS 雪崩（式 6~9）、热阻结校准（10 mA 法）、SOA 四边界、电流额定与键合线真相（式 12）；MOSFET 应用与失效全译 §3 的雪崩闩锁在本篇 §10 有最完整的器件物理表述（Rp/Rc/温度三要素）。平面 vs 沟槽的结构对照（图 1a/1b、图 3a/3b）则是超结 charge-balance 原理全译 §2“为什么平面 600 V 无出路”的引文。
2. OCR 字形修复清单（txt → 原义）：3E5V/cm→3×10⁵ V/cm；TJ =150C→150 ℃、220oC/25oC→220/25 ℃；Ig= CGD. dVDS/dt→iG = CGD·dVDS/dt（式 4）；0.5 fLI 2→0.5·f·L·I²（式 9）；Ipk/2*BV*tAV→(Ipk/2)·BV·tAV；式 (12) 缺根号按量纲还原为 √(PD/RDS(on))；This why→This is why；weakly dependent of→on；第三象限一节 “occurs under at VDS” 判定为负号丢失（under negative VDS），待核实；Ultra SO8→Ultra SO-8 封装名；250uA→250 µA。双栏交错的节号（“4.”“7.”“8.”“10.”~“15.”）已归位。
3. 图内数值与代入例：图 5/7a/7b/10/16 的轴值与曲线读数为译注对原 PDF 的目测整理（≈ 值），原文正文未给这些数字；译注补例 1~5 数字为示意值，仅示范读表与换算方法，非原文内容。
4. 诚实声明：原文以沟槽 MOSFET 为主线（“Unless specified, the N-channel trench MOSFET is discussed”），本篇按本类目录定位收录——读 §3/§4 时把“沟槽为默认、平面为对照”记在心上，平面独有的 RJFET 分量与“高压段外延主导”两条才是本类的主线。

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