ROHM 应用笔记《SiC MOSFET: Basics and Design Guidelines for Gate Drive Circuits》全文精译 — SiC 栅驱动设计指南

原文：ROHM Co., Ltd. 应用笔记 No. 66AN032E Rev.003，《SiC MOSFET: Basics and Design Guidelines for Gate Drive Circuits》，© 2023 ROHM，2023.11，正文页码 1/19~19/19 + Notice 页共 20 页。原文 PDF：90_资料源/SiC_ROHM_GateDriveDesignGuidelines.pdf。 本篇为全文忠实精译：覆盖原文全部 6 章——SiC MOSFET 基础（结构/寄生电容/栅荷）、栅驱动设计的考量（开关损耗/VDS 尖峰/正负浪涌/寄生开通 PTO/负压浪涌）、栅驱动器的四大角色、栅驱动电路设计准则（驱动器选型/驱动电压/驱动电流/功耗 11 式/栅电阻选择/保护电路 6 件套）、ROHM SCT4018KR + BM61S41RFV-C 设计实例（全部代入计算）、总结与参考文献。公式 (1)~(13) 全录，图 1~47 逐图标注。 联动：姊妹篇 01_SiC器件与模块应用笔记全译.md（ROHM 89 页综合手册，其第 5 章“栅驱动”与本篇互为扩展）；SiC 侧的对照基线见 超结 charge-balance 原理全译（硅超结的“同一套问题”）；快桥臂驱动通识（CMTI/隔离）见 GaN 与隔离驱动基础教程。

译注约定（先读）

1. 原文单位与下标按上下文规范转写（VGS、VDS、RG_EXT 等）；公式为 PDF 嵌入式，pdftotext 输出有排版噪声，译稿逐式对照原文转录。
2. 原文笔误/排版噪声保持原样加译注，条目汇总见文末“译者附注”；图全部为矢量图/示波图，逐图标“见原 PDF 图 N（第 X 页）”并附图内可读信息（同类图合并一行标注）。

1. SiC MOSFET 概述（原 PDF 第 2~4 页）

1.1 SiC MOSFET 的重要性（原 PDF 第 2 页）

近年来电动出行（e-mobility）的快速进步凸显了对高效功率变换系统的需求。功率变换即通过选择性地开关电流来调节从电源到负载的功率，或把直流变换为交流；功率器件就是完成这些通/断动作的核心开关。图 1 给出各类半导体器件的功率处理能力与开关频率范围。此外，节能与设备小型化的需求持续上升——提高开关频率可以缩小电感、电容等无源元件，但更高开关频率又带来更大的开关损耗，这是一个必须权衡的矛盾。SiC MOSFET 以其优异的开关特性给出了有吸引力的解，因而已被广泛应用。

见原 PDF 图 1（第 2 页）：半导体器件的功率处理能力（纵轴）与开关频率范围（横轴）分布图——SiC MOSFET 位于“高压 + 高频”象限。

1.2 SiC MOSFET 的基本构造（原 PDF 第 2 页）

对栅极施加电压时，栅氧化层（SiO₂ 层）两侧建立电场，该电场形成并控制栅极正下方水平沟道区的电导，电流经沟道从漏极流向源极。凭借这一机制，MOSFET 实现了电压控制开关、n 型沟道的高速工作与垂直结构带来的高耐压。按栅极结构与漂移层结构，SiC MOSFET 大体分为两类：平面结构（planar，图 2-(a)）——栅电极形成在半导体材料表面，栅极下方形成水平沟道；沟槽结构（trench，图 2-(b)）——栅极是刻入半导体的深沟槽、栅电极淀积在沟槽内部，沟道垂直形成，因此可实现单元的微缩。

见原 PDF 图 2（第 2 页）：(a) 平面栅结构与 (b) 沟槽栅结构剖面图。

1.3 寄生电容特性（原 PDF 第 2~3 页）

SiC MOSFET 有三个电极：源极、栅极、漏极。栅源间电容记 CGS，栅漏间记 CGD，源漏间记 CDS。如图 3 所示：CGD 由以栅氧化膜为介电质的静电电容决定；CGS 由栅源间形成的电容 C0 与 P 沟道（CP）、N⁺（CN⁺）电容之和决定，即 CGS = C0 + CP + CN⁺。单元结构单一、栅氧垂直刻蚀的沟槽结构寄生电容天然偏大；但 ROHM 的 SiC MOSFET 采用先进工艺，使沟槽结构也实现了低导通电阻；芯片尺寸随代际缩小，整芯片的寄生电容随之降低。图 4 对比 ROHM 2 代（2G）平面结构与4 代（4G）沟槽结构 SiC MOSFET 的栅电容：尽管 4G 采用沟槽栅，得益于单元微缩，其寄生电容仍小于平面结构。

见原 PDF 图 3（第 3 页）：SiC MOSFET 寄生电容构成示意图——CGD（栅氧）、CGS（C0+CP+CN⁺）、CDS 标注于器件剖面。

见原 PDF 图 4-(a)/(b)（第 3 页）：CGD 对比与 CGS 对比（ROHM 平面 vs 沟槽），测试条件均为 VGS=0V、VDS=800V、Tj=25℃——4G 两项电容都更低。

这些寄生电容在 datasheet 中通常用三个参数表示，是影响器件开关特性的重要参数：(I) 输入电容 Ciss = CGD + CGS——MOSFET 的开通/关断必须对 Ciss 充/放电，它影响延迟时间，给 Ciss 充电所需的电荷即 Qg；(II) 输出电容 Coss = CDS + CGD——影响关断特性，Coss 越大关断时充电耗时越长、关断时间增加；(III) 米勒电容 Crss = CGD——影响开关速率，Crss 大则漏源电压的开通/关断都变慢。Coss 与 Crss 都依赖漏源电压 VDS：如图 5，VDS 升高时 Coss、Crss 呈下降趋势。

见原 PDF 图 5（第 3 页）：ROHM 4G SiC MOSFET 电容–VDS 特性曲线（Coss/Crss 随 VDS 上升而下降）。

1.4 栅荷特性（原 PDF 第 4 页）

设计栅驱动电路时必须考虑 SiC MOSFET 的栅荷特性，以正确确定驱动器的拉电流（source）与灌电流（sink）能力。栅荷是对输入电容 Ciss 充放电所需的电荷量（即每周期电流×时间）。栅压从低到高的过渡可分为三个主要区间（图 6）：区间 1（Period 1）——栅压上升至阈值电压的阶段，CGS 被充电使栅压抬升，超过 VGS(th) 后漏源间开始出现电流，漏极电流增大后 VDS 才开始下降；区间 2（Period 2）——即米勒平台区（Miller plateau），CGD 被充电、VDS 下降、栅压保持恒定，该阶段对应的栅压定义为米勒平台电压；区间 3（Period 3）——当 CGD 上的电压与 CGS 相等时，开关动作完成，VDS 不再变化，CGS 与 CGD 重新开始充电，栅压恢复上升。要提高漏源电压的变化速率，要么选 CGD 更小的器件，要么加大灌入 CGD 的电流以缩短米勒平台时长。

见原 PDF 图 6（第 4 页）：栅荷与漏源电压/电流的分区波形图——VGS 三段（上升/平台/再上升）、VDS 下降、ID 上升，标注 Period 1~3。

2. 栅驱动设计的考量（原 PDF 第 4~8 页）

作为案例，用同步整流 BOOST 电路（图 7）来说明开关 SiC MOSFET 时可能出现的问题。

见原 PDF 图 7（第 4 页）：同步整流 Boost 电路——高侧/低侧 MOSFET + 电感 + 输出电容。

2.1 功率损耗（原 PDF 第 4~5 页）

驱动电感负载的器件中产生的功率损耗 PLOSS，是开通/关断阶段电压电流交叠造成的开关损耗（Eon/Eoff）（图 8）；导通损耗 ECOND 则由导通电阻与导通期电流决定：

$$P_{LOSS} = (E_{on} + E_{off} + E_{COND}) \times f_{SW} \qquad \text{（式 1，原 PDF 第 4 页）}$$

降低损耗的一条路是降低开关频率，但某些应用不允许；此时应用栅驱动电路来降损。图 9 给出栅电阻与开通/关断损耗（Eon/Eoff）的关系，图 10 给出栅电阻 RG_EXT 与开关速度（dV/dt）的关系：RG_EXT 降低 → dV/dt 变快（图 10）→ 开通与关断开关损耗都下降（图 9）。

见原 PDF 图 8/9/10（第 5 页）：图 8 器件损耗波形图（开通/关断期的电压电流交叠区即 Eon/Eoff）；图 9 RG_EXT–ESW 曲线（低 RG_EXT 时 Eon/Eoff 均更低）；图 10 RG_EXT–dV/dt 曲线（低 RG_EXT 时 dV/dt 更高）。

2.2 漏源关断浪涌电压（原 PDF 第 5 页）

低侧 MOSFET 关断时，漏源电压 VDS 向输出电压 VOUT 抬升；由于电流通路的电感分量，会产生浪涌电压。抑制手段有二：在漏源间加缓冲电路（snubber）；或加大外部栅电阻 RG_EXT 降低开关速度。图 11 给出不同 RG_EXT 下的 VDS 浪涌波形。

见原 PDF 图 11（第 5 页）：不同 RG_EXT 下的 VDS 浪涌波形对比——RG_EXT 越大浪涌越小。

2.3 栅源电压的正/负向浪涌（原 PDF 第 5~6 页）

VDS 与 ID 的变化常是关注焦点，但它们对栅源电压（VGS-HS）的影响同样不可忽视。本篇做简要概述，更深入的分析见参考文献 [1]。低侧（LS）开通行为的等效电路见图 12、波形见图 13。LS 开通时 ID 先变化：LS 的 ID 增大、高侧（HS）的 ID 减小，事件 (I) 中按图 12 (I) 所示极性产生电动势；由此感应电流给 CGS-HS 充电（源侧为正），使 HS 的 VGS-HS 被拉向负侧，表现为负向浪涌。ID 变化时 LS 的 VDS 电位下降——如图 13 事件 (II)，VGS-HS 出现“正向抬升”，已关断的 HS 因此可能发生寄生开通（PTO），与 LS 的开通动作交叠造成直通电流。[译注：原文此段表述较为拗口，“voltage rises in the positive direction occurs in VGS-HS”按上下文指 LS 的 VDS 下降经 CGD-HS 耦合抬升 VGS-HS。]对 CGS 的充电电流持续到开通动作完成为止，能量存入 LG_HS；VSW 变化完成后该能量释放，LG_HS 产生如事件 (III) 所示的电动势——再次表现为“负向浪涌”。

LS 关断行为的等效电路见图 14、波形见图 15。与开通同理，事件编号改为 (IV)(V)(VI) 区分；相比开通，基本工作相同，只是 VDS 与 ID 的变化顺序对调。[译注：原文此处为两栏对照表，pdftotext 转写为“Turn-off: Event (IV)/(V)/(VI) ↔ Turn-on: Event (II)/(III)/(I)”，即关断侧事件与开通侧事件一一镜像对应。]HS 上的 VGS“负向浪涌”成为事件 (IV)；事件 (VI) 抬升的 VGS 已接近关断尾声——即使 HS 真的开通，LS 已关断，后果不大。

见原 PDF 图 12/13（第 6 页）：图 12 为 LS 开通时栅源行为的等效电路（CGS-HS、CGD-HS、LG_HS 与事件 (I)(II)(III) 的电流/电动势极性标注）；图 13 为 LS 开通时的 VDS/ID/VGS 波形（事件 I~III 标注）。 见原 PDF 图 14/15（第 6 页）：图 14 为 LS 关断时栅源行为的等效电路；图 15 为 LS 关断时的 VDS/ID/VGS 波形（事件 IV~VI 标注）。

2.4 寄生开通（PTO）现象（原 PDF 第 7~8 页）

开通（事件 II）时，若栅压因正向抬升超过栅阈值 VGS(th)，可能发生非预期开通——即寄生开通（PTO, Parasitic Turn-On）。正向抬升的幅度取决于 LS 侧的开关速度与 HS 侧的栅电阻 RG_HS：LS 开关速度越低、HS 栅电阻越小，HS 越不容易寄生开通。图 16-(a)：LS 以不同 RG_HS 开通时 HS 栅压波形——RG_HS 越大，HS 栅压抬升越大；图 16-(b)：减小驱动侧（LS）栅电阻 RG_LS 使开关加快，HS 栅压抬升也越大。

见原 PDF 图 16-(a)/(b)（第 7 页）：(a) 换流侧（reflux side）栅电阻与换流侧栅压抬升的关系波形；(b) 驱动侧栅电阻与换流侧栅压抬升的关系波形。

若发生寄生开通，LS 漏源电流上可观察到四种电流分量（图 17）：① 正常开通电流；② HS 二极管的反向恢复电流；③ 寄生开通造成的直通电流；④ Coss 充电电流。因此判断是否发生了寄生开通非常困难——被测波形包含器件内部电阻的影响，单看栅压波形是否超过 VGS(th) 并不是好标准。图 18 对比换流侧栅电阻 RG_HS = 1 Ω 与 22 Ω 的波形：RG_HS = 22 Ω 时栅压抬升并超过阈值 VGS(th) 约 10 ns，此时可见寄生开通导致电流增大、VDS 跌落、峰值下降，驱动侧漏源电流也随之增大。

见原 PDF 图 17/18（第 7~8 页）：图 17 寄生开通时 LS 电流的四个分量①~④示意；图 18 疑似 PTO 的波形对比（RG_HS 1 Ω vs 22 Ω，栅压越阈约 10 ns）。

如图 19，开通时含“疑似寄生开通电流波形”的恢复损耗 ERR 在 RG_HS = 22 Ω 时略有增大，但 Eon/Eoff 几乎不受影响——寄生开通的影响被认为极小。若常温下怀疑有寄生开通，可用两种方法确认：在高温（VGS(th) 更低）下判读开关损耗；或比较“加负压关断”与“0 V 关断”的损耗，若无显著差异则影响可忽略。

见原 PDF 图 19（第 8 页）：改变换流侧栅电阻的开关损耗对比——ERR 略增，Eon/Eoff 几乎不变。

2.5 负向浪涌电压的产生（原 PDF 第 8 页）

图 20 给出驱动侧关断时、不同栅电阻与栅负压设置下的换流侧栅波形：可以确认栅负压使栅负向浪涌不再成为问题[译注：原文“there is no effect of the gate negative surge caused by the gate negative voltage”表述含混，按上下文指“负压设置下负向浪涌无影响（不越阈）”]；且栅电阻越大，负向浪涌的影响越小。

见原 PDF 图 20（第 8 页）：栅电阻与栅负向浪涌的波形对比（不同负压设置）。

3. 栅驱动器的角色（原 PDF 第 9 页）

设计栅驱动电路必须理解栅驱动器的作用，主要角色如下四项：

3.1 驱动能力：不同厂商功率器件的推荐驱动电压不同。对 ROHM 的 SiC MOSFET，推荐正栅源电压 15~18 V（VGH）、关断电压 0 V（VGL）。栅信号的主要来源是微控制器（MCU）的 5 V/3.3 V（DVDD 的 CMOS 输出）；要最优地驱动功率器件，栅驱动器把输出抬升到 15 V 以上。图 21 给出低侧栅驱动电路图。

3.2 高速开关：作为栅信号源的 MCU 一般电流能力低于 0.1 A，无法直接驱动功率器件。假设 MOSFET 输入电容 5 nF、MCU I/O 口输出阻抗 500 Ω，时间常数：

$$t = C R = 5\,\mathrm{nF} \times 500\,\Omega = 2.5\ [\mu s]$$

[代入核对：5×10⁻⁹ × 500 = 2.5×10⁻⁶ s ✓，与原文一致。]栅极将以极慢的速率开通/关断，开关损耗巨大。高速驱动因此也是栅驱动器的角色之一。

3.3 电平移位（Level shift）：图 22 给出典型的电平移位型栅驱动器：栅信号源 MCU 的 GND 电位与功率器件的源极电位（VS_HS、VS_LS）几乎总是不同的；要施加最优的栅源电压，必须把 MCU 信号的电平抬移——这是栅驱动器的关键角色之一。

3.4 隔离控制电路与功率电路：使用功率器件的应用中，主电路母线电压达数百伏以上、漏源间流过数十安以上电流；若控制系统与功率系统之间没有隔离，可能发生漏电、绝缘不充分的问题；系统故障时电子元件可能损坏、用户可能触电。图 23 给出隔离型栅驱动原理图——使用带隔离能力的栅驱动器 IC 可降低触电风险。

见原 PDF 图 21/22/23（第 9 页）：图 21“低侧”栅驱动器电路示意图（MCU → 驱动器 → 功率管栅极）；图 22“电平移位”栅驱动原理图（MCU 侧 GND 与功率管源极电位的关系）；图 23“隔离型”栅驱动图例（控制侧与功率侧隔离开）。

4. 栅驱动电路设计准则（原 PDF 第 10~14 页）

栅驱动电路由栅驱动器及其外围电路构成，栅驱动器一般是 IC。图 24 给出选择合适栅驱动器 IC 需要满足的要求；此外还要做四件设计：选择栅电阻、设计栅驱动电压/电流驱动能力、设计保护电路（基本设计项见图 24）。

见原 PDF 图 24（第 10 页）：栅驱动电路的设计要素总览（选型/电压/电流/栅电阻/保护五项）。

4.1 栅驱动器 IC 的选型（原 PDF 第 10~11 页）

栅驱动器 IC 按应用选择：1 通道（低侧）/2 通道（低侧 + 高侧）、隔离/非隔离等。表 1 介绍各驱动场景下的栅驱动器 IC 类型。本节以 2 通道输出栅驱动器 IC（图 25）为例说明设计。

表 1：栅驱动器的类型与功能（全录）

栅驱动器 IC 的隔离方式有三种：光耦隔离——由发光器件（Light emitting）与受光器件（Receiving）构成，输入电流信号经内部元件转换为光信号，从发光侧传到受光侧（图 26）；磁隔离——输入/输出侧各用线圈，信号在绝缘的线圈间传递（图 27）；容耦隔离——用 SiO₂ 电容把输入侧（发射端 Transmitter）与输出侧（接收端 Receiver）隔离，交流信号经绝缘电容传递（图 28）。

如图 29 所示，光耦方案便宜，但因 LED 与封装树脂的老化，寿命比磁耦/容耦短，且通信速率慢也是缺点。磁耦与容耦合称数字隔离器——可片上集成，集成度高、寿命长。产品设计中高可靠与长寿命很重要，近年磁耦与容耦方案被广泛采用。此外，选隔离栅驱动器还必须考虑共模瞬态抗扰度（CMTI, Common-Mode Transient Immunity）——衡量开关时驱动器 IC 输入/输出间出现大 dV/dt 仍能稳定工作的指标。驱动 SiC MOSFET 时，开关期漏源 dV/dt 达 40~90 V/ns；光耦方式 CMTI 为 50 V/ns，磁耦与容耦方式为 100 V/ns[译注：原文写作“the magnetic and capacitive methods are 100V/ns in the photocoupler method”，句尾“in the photocoupler method”系重复排版错误，按上下文应为磁耦/容耦自身的 CMTI 值]。因此预计使用 SiC MOSFET 等高速开关的应用，推荐选择磁耦或容耦隔离。本篇选用 ROHM 的隔离型 1 通道输出栅驱动器 IC BM61S41RFV（磁耦方式）。

见原 PDF 图 25~29（第 10~11 页）：图 25“2ch 栅驱动器 IC”应用原理图；图 26 光耦隔离原理；图 27 磁隔离原理；图 28 容耦隔离原理；图 29 栅驱动器 IC 隔离方式特性对比（成本/寿命/速率/CMTI）。

4.2 栅驱动电压的确定（原 PDF 第 11 页）

设定 SiC MOSFET 的栅驱动电压时，参照 datasheet 的推荐驱动电压。推荐栅驱动电压取决于器件的结构与材料：SiC MOSFET 的栅驱动电压一般为 15~20 V——用 Si-MOSFET 替换为 SiC MOSFET 时务必小心。图 30 给出 ROHM 第 4 代 SiC MOSFET 与 Si-MOSFET 的导通电阻–VGS 关系：Si-MOSFET 的导通电阻在 VGS 10~15 V 区间内几乎不变；而 SiC MOSFET 在 15 V 以下驱动时导通电阻急剧上升。因此使用 ROHM 第 4 代 SiC MOSFET 时，推荐把栅源电压设在 15 V 以上以获得足够低的导通电阻。同时注意栅驱动电压不得超过栅源电压的绝对最大额定值——即使外加栅压低于绝对最大额定，栅极电感与电容产生的振铃电压也可能导致栅氧化层击穿。

见原 PDF 图 30（第 11 页）：VGS–导通电阻关系曲线——Si 管在 10~15 V 平坦，SiC 管 15 V 以下急剧上升。

4.3 栅驱动器驱动电流能力的考察（原 PDF 第 11~12 页）

确定开关器件、栅电阻与栅驱动电压后，应考察栅驱动器是否具备在期望时间内开通/关断的驱动能力。大电流模块/器件并联时输入电容 Ciss 增大、开关时间变长。如图 31，可用 NPN 双极晶体管与 PNP 双极晶体管组合构成推挽（push-pull）电路：驱动器 IC 开通时 NPN 导通、从 VGH 供出电流；关断时电流经 PNP 灌回。这样，若栅驱动器 IC 驱动电流能力不足，可由具备足够供电能力的电源补偿。

见原 PDF 图 31（第 12 页）：推挽电路——NPN/PNP 组合的缓冲电路。

4.4 栅驱动电路的功耗（原 PDF 第 12~13 页）

图 32 给出使用栅驱动器 IC 的栅驱动电路。开通栅极需要对输入电容 Ciss（CGS+CGD）以及栅源间外接电容（CEXT）充电；关断则需把栅电荷放掉。图 33 把图 32 电路分为开通/关断两个等效电路：充电电流 ICHG、放电电流 IDisCHG、栅驱动器 IC 自身消耗的电流 ICC。定义：RP = 驱动器内互补 P 型 MOSFET 导通电阻；RN = 驱动器内互补 N 型 MOSFET 导通电阻；REXT = 图 32 中的外部栅电阻；RINT = 图 32 中的内部栅电阻。电容性元件在开通时充电，期间电流在电阻上消耗的功率定义为 PRES；栅驱动电路总功耗 PGDR = 电容充电过程中 RP、REXT、RINT 上产生的损耗 PRES ①、关断放电时 RINT、REXT、RN 上产生的功耗 PDisCHG ②、栅驱动器 IC 消耗的功率 PIC ③ 三者之和：

$$P_{GDR} = P_{RES} + P_{DisCHG} + P_{IC} \qquad \text{（式 2，原 PDF 第 12 页）}$$

图 34 给出功耗的分解：可见充电功耗 PCHG 恰等于存储在电容性元件中的能量。

见原 PDF 图 32/33/34（第 12 页）：图 32 栅驱动电路示例（驱动器 IC + REXT + CEXT + 功率管）；图 33 开通/关断时的等效栅驱动电路（ICHG① / IDisCHG② / ICC③ 标注）；图 34 栅驱动电路功耗分解图。

充电时电阻上消耗的功率由式 (3) 给出：

$$P_{RES} = I_{CHG}^2 \times (R_P + R_{EXT}) + I_G^2 \times R_{INT} \qquad \text{（式 3，原 PDF 第 13 页）}$$

开通时充入电容性元件的能量为式 (4)：

$$P_{CHG} = \frac{1}{2} \times (Q_g \times V_G + C_{EXT} \times V_G^2) \times f_{SW} \qquad \text{（式 4，原 PDF 第 13 页）}$$

其中 Qg：总栅荷；VGH：开通栅压；VGL：关断栅压。开/关电压 VG 定义为式 (5)：

$$V_G = V_{GH} + \vert V_{GL} \vert \qquad \text{（式 5，原 PDF 第 13 页）}$$

PDisCHG 是开通时充入、关断时消耗的功率 PCHG，即式 (6)：

$$P_{DisCHG} = P_{CHG} \qquad \text{（式 6，原 PDF 第 13 页）}$$

栅驱动器提供的平均充电电流 ICHG 由式 (7)，充入栅器件的平均电流 IG 由式 (8)，若供给栅驱动器 IC 的电流为 ICC 则 PIC 为式 (9)：

$$I_{CHG} = \frac{P_{CHG}}{V_G} = \frac{1}{2} \times (Q_g + C_{EXT} \times V_G) \times f_{SW} \qquad \text{（式 7，原 PDF 第 13 页）}$$

$$I_G = \frac{1}{2} \times Q_g \times f_{SW} \qquad \text{（式 8，原 PDF 第 13 页）}$$

$$P_{IC} = V_G \times I_{CC} \qquad \text{（式 9，原 PDF 第 13 页）}$$

4.5 栅驱动电路的峰值电流（原 PDF 第 13 页）

栅驱动的峰值电流 ICHG_PEAK 在栅驱动器理想瞬间开通时由式 (10) 给出：

$$I_{CHG\_PEAK} = \frac{V_G}{R_P + R_{EXT} + R_{INT}} \qquad \text{（式 10，原 PDF 第 13 页）}$$

实际上栅驱动器也有开通时间。图 35 给出 VG = 15 V、栅电阻 10 Ω 时理想栅电流波形（tRISE = 0 ns）与实际波形（tRISE = 20 ns）的对比：出现延迟时峰值电流下降。峰值电流难以精确计算，[译注：原文两处写“According to (9)”，按上下文均应指式 (10)。]可以说式 (10) 给出的是峰值电流的最大值。

见原 PDF 图 35（第 13 页）：开通时间与栅电流的关系——理想（tRISE=0 ns）与实际（tRISE=20 ns）栅电流波形对比。

4.6 栅驱动器 IC 的功耗（原 PDF 第 13 页）

栅驱动器 IC 的功耗 PDRV 由式 (11) 给出，其中 RP 为驱动级电源侧导通电阻、RN 为 GND 侧导通电阻：

$$P_{DRV} = I_{CHG}^2 \times R_P \times Duty + I_{CHG}^2 \times R_N \times (1 - Duty) + I_{CC} \times V_G \qquad \text{（式 11，原 PDF 第 13 页）}$$

4.7 栅电阻的选择（原 PDF 第 14 页）

确定栅电阻取值时，需要从多方面因素中选优。图 36 给出栅电阻对电路的影响：减小栅电阻可通过提高开关速度降低功耗，但伴随浪涌电压增大、EMI 增大等风险，必须调整到合适的栅电阻。如图 37 所示，用二极管可以实现开通/关断阻值不同的栅电阻：若 VDS 浪涌有裕量，可把关断栅电阻取小、使关断更快。但电路会变复杂，须以安全设计与失效安全（fail-safe）为前提设计，兼顾可靠性与故障时的事故防范。栅电阻变化导致开关速度变化时，开关损耗随之受影响：为抑制 VDS 浪涌而使用过大的栅电阻会降低开通/关断速度、增大开关损耗；损耗抬升芯片温度，而导通电阻具有正温度系数（图 38）——导通电阻随之进一步增大，形成“损耗增大 → 发热 → 电阻再增大”的循环，可能导致器件损坏。因此必须关注损耗、选出最优栅电阻。

见原 PDF 图 36/37/38（第 14 页）：图 36 栅电阻对电路的影响因素图（损耗/浪涌/EMI 等的权衡）；图 37 用二极管实现的开通/关断分离栅电阻；图 38 ROHM SiC MOSFET 导通电阻–温度特性（正温度系数）。

4.8 保护电路的设计（原 PDF 第 14~15 页）

详见应用笔记《Gate-Source Voltage Surge Suppression Methods》[2]。使用 SiC MOSFET 的应用中，必须考虑开关时的电压电流波动，包括器件自身封装与外围接线的电感；忽视这些因素会导致栅源电压出现预料外的正向或负向浪涌等问题。图 39 给出栅源浪涌对策电路示例，包含六项：

① 栅源间电容（CEXT）：当 SiC MOSFET 开关频率与开关速度都高时，假设流过栅漏电容 CGD 的电流全部流经栅源电容 CGS，则栅源电压 VGS 可表示为 CGD 与 CGS 的分压（式 12）：

$$V_{GS} \approx \frac{C_{GD}}{C_{GS} + C_{GD}} V_{DS} \qquad \text{（式 12，原 PDF 第 14~15 页）}$$

如图 39 在栅源间加入电容 CEXT 后，栅源电压变为式 (13)——因此可以降低 VGS、减小寄生开通风险。但 CEXT 过大也会增大损耗，应谨慎选取合适的容值。

$$V_{GS} \approx \frac{C_{GD}}{C_{EXT} + C_{GS} + C_{GD}} V_{DS} \qquad \text{（式 13，原 PDF 第 15 页）}$$

② 正向浪涌钳位二极管（D1）：在栅极与 VGH 之间接入二极管 D1，电压被钳位到 VGH，抑制正向浪涌。③ 负向浪涌钳位二极管（D2）：在栅极与 VGL 之间接入二极管 D2，负向浪涌发生时钳位到 VGL。D1 要吸收数十 ns 的浪涌并尽可能低阻钳位、D2 同理——两者均推荐使用肖特基势垒二极管（SBD）。

④ 米勒钳位（Miller clamp，MC）电路（Q1）：器件关断期间开通用于米勒钳位的 MOSFET，把 VGS 接到 0 V、栅电位钳到地。实现米勒钳位电路需要一路控制信号来驱动该 MOSFET；该控制信号的产生需要在关断期间监测 VGS、寻找驱动时机——这通常由栅驱动器 IC 提供。本篇选用的栅驱动器 IC（BM61S41RFV-C）内置米勒钳位电路（图 40）。

⑤ 欠压检测（UVLO）与 ⑥ 栅源电阻（R1）：若栅驱动电源（VGH）尚未充分上升就开通 MOSFET，导通电阻会很高，可能发热或损坏——监测电源电压、检测到低电压时不开通栅极的栅驱动器 IC 即具备 UVLO 功能（本篇的 BM61S41RFV 就带 UVLO）；在栅源间接一只电阻 R1，用于在栅电源关闭时把栅电位固定下来。

见原 PDF 图 39/40（第 15 页）：图 39 保护电路设计示例（CEXT、D1、D2、Miller clamp、UVLO、R1 的组合电路）；图 40 内置米勒钳位电路的 IC 应用电路示例。

5. 栅驱动电路设计实例（原 PDF 第 15~18 页）

设计条件：栅驱动器 IC 选用 ROHM BM61S41RFV-C——适合高速驱动 SiC MOS 的隔离型 1 通道器件、带米勒钳位能力；被测 SiC MOSFET 为 SCT4018KR。开通栅压 VGH = 18 V、关断栅压 VGL = 0 V、外部栅电阻 REXT = 4.7 Ω。

栅电压 VG 由式 (5) 计算，总栅荷按 datasheet 在 VGS = +18 V 处为 170 nC（图 41）：

$$V_G = V_{GH} + \vert V_{GL} \vert = 18 + \vert 0 \vert = 18\ [\mathrm{V}]$$

$$Q_g = +Q_g + \vert -Q_g \vert = 170\,\mathrm{n} + 0 = 170\ \mathrm{[nC]}$$

开关期间充入电容性元件的功率 PCHG 由式 (4) 计算，关断时放电消耗的功率 PDisCHG 由式 (6) 与之相等：

$$P_{CHG} = \frac{1}{2} \times (Q_g \times V_G + C_{EXT} \times V_G^2) \times f_{SW} = 0.5 \times (170\mathrm{n} \times 18 + 100\mathrm{p} \times 18^2) \times 50\mathrm{k} = 77\ [\mathrm{mW}]$$

[代入核对：170e-9×18=3.06e-6；100e-12×324=3.24e-8；和=3.0924e-6；×0.5×5e4=0.0773 W ✓，与原文 77 mW 一致。]平均充电电流 ICHG 由式 (7)，平均电流 IG 由式 (8)，栅驱动器 IC 的功耗 PIC 由式 (9)：

$$I_{CHG} = \frac{P_{CHG}}{V_G} = 0.5 \times (170\mathrm{n} + 100\mathrm{p} \times 18) \times 50\mathrm{k} = 4.3\ [\mathrm{mA}]$$

$$I_G = \frac{1}{2} \times Q_g \times f_{SW} = \frac{1}{2} \times 170\mathrm{n} \times 50\mathrm{k} = 4.3\ [\mathrm{mA}]$$

$$P_{IC} = V_G \times I_{CC} = 18 \times 0.7\mathrm{m} = 12.6\ [\mathrm{mW}]$$

栅驱动器总功耗 PGDR 由式 (2)：

$$P_{GDR} = P_{RES} + P_{DisCHG} + P_{IC} = 0.117\mathrm{m} + 77\mathrm{m} + 12.6\mathrm{m} = 90\ [\mathrm{mW}]$$

其中开通充电时电阻产生的功耗 PRES 由式 (3)：

$$P_{RES} = I_{CHG}^2 \times (R_P + R_{EXT}) + I_G^2 \times R_{INT} = (4.3\mathrm{m})^2 \times (0.67 + 4.7) + (4.3\mathrm{m})^2 \times 1 = 0.117\ [\mathrm{mW}]$$

[代入核对：(4.3e-3)²×5.37 = 9.93e-5 W；(4.3e-3)²×1 = 1.85e-5 W；和 = 1.18e-4 W = 0.117 mW ✓。此处 RP 取 0.67 Ω、RINT 取 1 Ω。]

VDS 浪涌约束与栅电阻优化（原 PDF 第 16 页）

实际运行器件时，参照图 36 的各因素考虑最优栅电阻：VDS 浪涌波形须低于击穿电压。图 42 给出外部栅电阻 REXT 与 VDS 浪涌的特性——开通曲线是换流侧（commutation side）的浪涌，关断曲线是驱动侧（drive side）的 VDS 浪涌；图 43 给出 REXT 与开关损耗的特性。若按绝对最大额定 1 200 V 的 80% 降额，VDS 浪涌必须借助栅电阻压到 960 V 以下。栅电阻小则开关损耗小，但为了把 VDS 浪涌压到 960 V 以下，开通侧须选约 4 Ω 以上、关断侧约 2 Ω 以上的栅电阻。如图 44 选用 4.7 Ω 电阻 + 关断二极管实现“关断低阻”的低栅电阻。

见原 PDF 图 41~44（第 16 页）：图 41 SCT4018KR 的 Qg–VGS 特性曲线；图 42 REXT–VDS 浪涌电压特性（开通/关断两族曲线，960 V 限）；图 43 REXT–开关损耗特性；图 44 最终选定的栅电阻电路（4.7 Ω + 关断二极管 DG）。

峰值电流与放电时间（原 PDF 第 17 页）

栅驱动峰值电流 ICHG_PEAK 由式 (10) 计算。由栅驱动器 IC 的 datasheet：充电侧晶体管输出电阻 RP 最小值 0.3 Ω、放电侧晶体管输出电阻 RN 最小值 0.15 Ω，最大峰值电流出现在放电时：

$$I_{CHG\_PEAK} = \frac{V_G}{R_N + R_{G\_EXT} + R_{G\_INT}} = \frac{18}{0.15 + \dfrac{4.7}{2} + 1} = 5.14\ [\mathrm{A}]$$

[译注：原文分母印作 RG_EXT = 4.7/2 = 2.35 Ω——与“总栅电阻 4.7 Ω”的表述需按电阻网络拓扑理解（见文末译者附注 3）；按印刷值复算 0.15+2.35+1 = 3.5 Ω，18/3.5 = 5.14 A ✓。]放电时间 tDisCHG 由时间常数式计算：

$$t_{DisCHG} = \frac{Q_g + C_{EXT} \times V_G}{I_{CHG\_PEAK}} = \frac{170\mathrm{n} + 100\mathrm{p} \times 18}{5.14} = 33.4\ [\mathrm{ns}]$$

[代入核对：171.8 nC / 5.14 A = 33.4 ns ✓。]当把这种带时间常数的方波（图 45）换算为脉冲时，按峰值电流 5.14 A 与脉冲宽度（t/2 = 16.2 ns）计算[译注：按 t = 33.4 ns 之半应为 16.7 ns，原文印 16.2 ns，「待核实」]：

$$Duty = t \times f_{SW} \times 2 = 33.4\mathrm{n} \times 50\mathrm{k} \times 2 = 0.0033$$

栅电阻的脉冲功率耐量（原 PDF 第 17~18 页）

由图 46，电阻的连续脉冲功率限值约为 13 W。电阻的脉冲额定电压按下式计算：

$$V_{R\_MAX} = \sqrt{P_{max} \times R} = \sqrt{13 \times 4.7} = 7.81\ [\mathrm{V}]$$

栅电阻上产生的峰值电压 VR_PEAK 为：单管方案 (5.14/2)×4.7 = 12.09 V，高于 VR_MAX = 7.81 V（承受不了）——栅电阻应改为 4.7 Ω 的 2 串联 × 2 并联结构，此时每只电阻上的峰值电压降为 (5.14/4)×4.7 = 6.04 V，低于额定电压 7.81 V，问题解决。

见原 PDF 图 45/46（第 17 页）：图 45 带时间常数方波的脉冲换算示意；图 46 电阻的连续脉冲限值功率曲线。

栅驱动电路总功耗 90 mW——栅驱动电路的电源须按 ≥90 mW 设计，且须能承受最大 5.14 A/33.4 ns 的陡峭负载变化而不受影响。栅驱动器 IC 的功耗 PDRV 由式 (11) 按 Duty = 50% 计算：

$$P_{DRV} = (4.3\mathrm{m})^2 \times 0.67 \times 0.5 + (4.3\mathrm{m})^2 \times 0.45 \times (1 - 0.5) + 0.7\mathrm{m} \times 18 = 12\ [\mathrm{mW}]$$

[译注：按印刷值复算前两项合计约 0.010 mW，加 12.6 mW ≈ 12.6 mW；原文印 12 mW，量级一致。]由热阻 180 ℃/W 得封装允许功耗 Pd = 694 mW[译注：按 Pd=(Tjmax−Ta)/Rth 推算对应 Tj=150 ℃、Ta=25 ℃——原文未写明温度条件，「推断」]，确认栅驱动器 IC 的发热没有问题。栅电阻（REXT）的功率 PR_EXT：

$$P_{R\_EXT} = I_{CHG}^2 \times R_{EXT} = (8.6\mathrm{m})^2 \times 4.7 = 0.325\ [\mathrm{mW}]$$

[译注：按印刷值复算 (8.6 mA)²×4.7 Ω = 0.348 mW，与原文 0.325 mW 有约 7% 出入——「待核实」（不影响量级与结论）。]选用 ROHM 耐浪涌电阻 ESR10（额定功率 250 mW）：平均功率没问题，但瞬时发热会因脉冲功率累积，须做热实测评估判定。图 44 的关断二极管（DG）选 40 V/1 A。图 47 给出装上 ROHM SiC MOSFET SCT4018KR 的栅驱动电路图示例（本设计实例的最终电路）。

见原 PDF 图 47（第 18 页）：SCT4018KR 栅驱动电路图示例——BM61S41RFV-C + 4.7 Ω（2S2P）+ 关断二极管 + 保护元件的完整电路。

6. 总结（Summary，原 PDF 第 19 页）

随着 SiC MOSFET 的采用，开关速度持续加快，漏源浪涌与寄生开通等问题的风险也随之上升。要规避问题、释放 SiC MOSFET 的全部潜力，对栅驱动设计做全面审视必不可少。希望本篇给出的栅驱动电路设计准则与保护电路示例，能为优化栅驱动电路设计提供有价值的参考。

参考文献（Reference materials，原 PDF 第 19 页，全译）

• *1《Gate-Source Voltage Behavior in Bridge Configuration》（桥式电路中的栅源电压行为），应用笔记 No. 60AN134J Rev.002，ROHM Co., Ltd.，2020 年 4 月。
• *2《Gate-Source Voltage Surge Suppression Methods》（栅源电压浪涌抑制方法），应用笔记 No. 62AN009J Rev.002，ROHM Co., Ltd.，2020 年 4 月。

（原文另载 Notice 免责声明 9 条：信息仅用于介绍 ROHM 产品、使用前须核对最新规格；一般电子设备用途设计制造，用于医疗/交通/航空/核能/汽车等“特定用途”须事先联系 ROHM；半导体以一定不良率失效，须自行采取 fail-safe 等安全措施；应用电路示例仅说明标准用法、不构成对实际设备工作的保证；出口须遵守外汇及外国贸易法、美国出口管理条例等；技术信息仅为示例、不授予任何知识产权许可；未经书面同意不得转载；信息以发布日为准、可能变更；ROHM 不保证信息无误。——条款示意照录，以原 PDF 为准。）

译者附注（全库视角）

1. 关键数字速查：ROHM SiC 推荐驱动 +15~18 V / 0 V（一般 SiC 为 15~20 V）；开关期 dV/dt 40~90 V/ns；CMTI——光耦 50 V/ns < 磁耦/容耦 100 V/ns → SiC 必选数字隔离器；4G SiC 管 VGS < 15 V 时 Ron 急剧上升；MCU 直驱时间常数 5 nF×500 Ω = 2.5 µs（这就是“必须用驱动器”的定量理由）。
2. PTO 判读与对策的要点（§2.4/§4.8）：四电流分量（正常开通/HS 二极管恢复/直通/Coss 充电）叠加在同一波形上，“栅压越阈”不是判据；判据用高温损耗对比与负压 vs 0 V 关断损耗对比；对策优先级——负压关断（2 代可、3 代栅负额定窄不可）、栅源电容 CEXT（式 13 分压稀释）、米勒钳位、UVLO、栅源电阻 R1。
3. 设计实例核算（SCT4018KR + BM61S41RFV-C，fSW = 50 kHz）：Qg = 170 nC @ +18 V → PCHG = PDisCHG = 77 mW、ICHG = IG = 4.3 mA、PIC = 12.6 mW、PGDR = 90 mW（这就是“驱动电源按 90 mW 设计”的出处）；峰值电流 5.14 A 由 RN min = 0.15 Ω 侧决定；栅电阻 4.7 Ω 因脉冲耐量（VR_MAX = 7.81 V < 12.09 V）改为 2 串 2 并，单管峰值电压降到 6.04 V；VDS 浪涌按 1 200 V×80% = 960 V 约束 → 开通 ≥4 Ω、关断 ≥2 Ω。驱动损耗主要项是 PCHG/PDisCHG（电容储能项），电阻损耗与 IC 静态损耗是零头——加大 CEXT 做 PTO 对策时，式 (4) 里 CEXT×VG² 项直接进入这项核算。
4. 与库内文档的联动：本篇 §4.1 的 CMTI 选型逻辑与 GaN 与隔离驱动基础教程 §4“三层 CMTI 档位表”互为印证（该篇按 1.5~2 倍余量选型，本篇按 40~90 V/ns vs 50/100 V/ns 直接排除光耦）；§4.8 的 CEXT/米勒钳位/SBD 钳位配套组合与 NCP1681 DS 推荐的隔离驱动 + 负压关断路线（00_总览）是“CCM 图腾柱快桥臂”同一问题的 SiC 侧答案；硅侧对照（同一套 dV/dt/PTO/振铃问题、栅控 vs Coss 限制两模式）见 超结 charge-balance 原理全译 §5~§6。
5. OCR/转写存疑点汇总：①§4.1“磁耦与容耦 CMTI 100 V/ns”句尾多出“in the photocoupler method”，判为排版重复；②§4.5 两处“According to (9)”应为式 (10)；③设计实例分母 RG_EXT = 4.7/2 的网络拓扑解释（2 串 2 并的每并联支路 4.7 Ω、单管压降按 I/4×4.7 = 6.04 V 与印刷算式自洽，但“每管电流 I/4”与“2 串 2 并每支路 I/2”的对应关系原文未明示）——「待核实」；④脉冲宽度印作 16.2 ns（按 t/2 应为 16.7 ns）、PR_EXT 印作 0.325 mW（复算 0.348 mW）、PDRV 印作 12 mW（复算 12.6 mW）——均不影响结论，以原 PDF 为准；⑤§2.3 事件对照表为两栏排版，转写见正文译注。

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