IR AN-1084《Power MOSFET Basics》全文精译 — 功率 MOSFET 的第一课

原文：International Rectifier（IR，现 Infineon IR 分部）应用笔记 AN-1084《Power MOSFET Basics》，作者 Vrej Barkhordarian（International Rectifier, El Segundo, CA），共 13 页。原文 PDF：90_资料源/平面MOS_IR_AN-1084_PowerMOSFETBasics.pdf。 本篇为全文忠实精译：覆盖原文全部内容——器件结构与寄生（图 1~5）、击穿电压、导通电阻、跨导、阈值电压、二极管正向电压、功率耗散、动态特性、栅电荷、dV/dt 兼容性、参考文献。原文公式无编号，译稿按出现顺序编 (1)~(5) 以便引用，编号不改变原文内容。原文插图均为图片无法提取，逐图标“见图 N（原 PDF 第 X 页）”并附图内可读信息。

译注约定（先读）

1. 原文 OCR 字形错误已对照上下文与半导体常识还原，集中在文末译者附注 2 的清单里，正文不再逐处打断（典型：1500C→150 ℃、250C→25 ℃、1-2mm→1~2 µm、mW-cm→mΩ·cm、2x105→2×10⁵）。
2. 单位与符号按现行写法排版：Ω（原文 OCR 常作 R/W）、µ（OCR 作 u/p）。
3. 原文未给代入数字例；本译稿不代增——原文怎么写就怎么译，代入计算例由库内其他篇（如 01 篇 AN608A 的 SiRA04DP 算例）补足。
4. 术语首现给中英文对照。本文是“平面 MOSFET”时代的文献（约 2000 年前后），文中“目前”等措辞均指原文写作时点。

0. 器件概述（原 PDF 第 1~2 页）

分立功率 MOSFET 采用的半导体工艺与当今 VLSI 电路相似，但器件几何、电压与电流水平与 VLSI 器件差别显著。金属氧化物半导体场效应晶体管（MOSFET, Metal Oxide Semiconductor Field Effect Transistor）基于 70 年代问世的原始场效应晶体管。功率 MOSFET 的发明，部分驱动力来自双极功率晶体管（BJT, Bipolar Junction Transistor）的局限——在此之前，BJT 一直是电力电子应用的首选器件。

虽然无法绝对地定义功率器件的工作边界，我们粗略地把“至少能开关 1 A 的器件”称为功率器件。双极功率晶体管是电流控制器件：为维持导通，需要高达集电极电流五分之一的大基极驱动电流；而且要快速关断，还需要更大的反向基极驱动电流。尽管 BJT 制造工艺成熟、成本低，这些局限使其基极驱动电路的设计比功率 MOSFET 更复杂、因而更昂贵。

BJT 的另一局限是电子与空穴都参与导电。空穴较高的载流子寿命使其开关速度比同尺寸、同耐压的功率 MOSFET 慢几个数量级。BJT 还存在热失控（Thermal Runaway）：其正向压降随温度升高而下降，多管并联时电流会集中到单管。功率 MOSFET 则是多数载流子器件，无少数载流子注入，在开关损耗占主导的高频应用中优于 BJT；还能承受高电压大电流同时施加而不发生二次击穿（Second Breakdown）类破坏性失效；且其正向压降随温度升高而上升，天然保证并联均流。

见图 1（原 PDF 第 1 页）：功率 MOSFET 三合一——(a) 器件剖面示意（源极接触/场氧/栅氧/栅金属化/漏极接触，n⁺ 源、沟道、tox 栅氧、p 衬底）；(b) 转移特性 ID–VGS（零电流直到 VT 阈值后线性上升）；(c) 器件符号（D/G/S，标注 SB＝沟道或衬底）。

见图 2（原 PDF 第 2 页）：MOSFET 与 BJT 的电流-电压能力边界——横轴最大电流 1~1000 A，纵轴保持电压（Holdoff Voltage）0~2000 V；双极管占据右上方高压大电流区，MOS 管占据左下方区。原文判断：高击穿电压（>200 V）时同尺寸 MOSFET 的导通压降高于同耐压双极管，此时即使牺牲频率性能、改用双极管也是经济性更好的。随新材料、新结构、新工艺发展，该边界会持续上移。

1. 器件结构：平面、沟槽与寄生元件（原 PDF 第 2~3 页）

见图 3（原 PDF 第 2 页）：n 沟道功率 MOSFET 剖面示意——源极/多晶硅栅/源金属化；p⁺ 体区（Body Region）、沟道、n⁻ 外延漂移区（Drift Region, n- Epi Layer）、n⁺ 衬底（100 晶向）、底部漏极金属化；右侧为器件符号 D/G/S。

图 3 给出 n 沟道功率 MOSFET 的结构示意，图 4 给出寄生元件的物理来源。两个植入体区之间的寄生 JFET：漏压升高时，相邻两个体二极管的耗尽区向漂移区扩展，会限制电流流动。寄生 BJT 会使器件容易被误开通并提前击穿——必须通过精心设计源区下方的掺杂与距离把基区电阻 RB 压到最小。功率 MOSFET 还伴随若干寄生电容（见图 4）：

• CGS：多晶硅栅与源区、沟道区交叠形成的电容，与外加电压无关；
• CGD：由两部分组成——多晶硅栅与 JFET 区下方硅的交叠电容，以及栅下紧邻耗尽区的电容。CGD 是电压的非线性函数；
• CDS：体-漂移二极管的电容，与漏源偏压的平方根成反比。

功率 MOSFET 目前有两种结构设计：平面（planar）与沟槽（trench）。平面结构即图 3 所示；沟槽功率 MOSFET 的两种变体见图 5。沟槽技术优点是单元密度更高，但制造比平面器件更难。

见图 4（原 PDF 第 3 页）：功率 MOSFET 寄生元件——金属/Cgsm/LTO、CGS2、CGD、CGS1、RCh、RB、BJT、JFET、CDS、REPI，层叠于 n⁻ 外延层与 n⁻ 衬底上。

见图 5（原 PDF 第 4 页）：沟槽 MOSFET——(a) V 形槽沟槽 MOSFET 中的电流聚集（Electron Flow、Gate Oxide、Channel、n- Epi Layer、n+ Substrate）；(b) 截断 V 形槽（Truncated V-Groove）MOSFET。

2. 击穿电压（BREAKDOWN VOLTAGE，原目录页 5）

击穿电压 BVDSS 是指在栅极与源极短接条件下，反向偏置的体-漂移二极管发生击穿、雪崩倍增（Avalanche Multiplication）过程使源漏之间开始流过显著电流时的电压。功率 MOSFET 的电流-电压特性见图 6。BVDSS 通常在 250 µA 漏电流下测量。漏压低于 BVDSS 且栅极无偏置时，栅下表面不形成沟道，漏极电压全部由反向偏置的体-漂移 pn 结承担。

设计或工艺不良的器件可能出现两种相关现象：穿通（punch-through）与可达穿通（reach-through）。穿通指体-漂移 pn 结源区一侧的耗尽区在漏压低于器件额定雪崩电压时就到达源区——这提供了源漏之间的电流通路，造成图 7 所示的软击穿特性。源漏间流动的漏电流记为 IDSS。这里存在设计折衷：RDS(on) 要求更短的沟道长度，而避免穿通要求更长的沟道长度。

可达穿通（reach-through）则发生在体-漂移 pn 结漂移区一侧的耗尽区在外延层内尚未雪崩时先到达外延层-衬底界面：一旦耗尽区边缘进入载流子浓度高的衬底，漏压再升高就会使电场迅速达到临界值 2×10⁵ V/cm，雪崩随之开始。

见图 6（原 PDF 第 4 页）：功率 MOSFET 输出特性 IDS–VDS——栅电压 1~7 V 一族曲线，左下“线性区（Linear Region）”、右上“饱和区（Saturation Region）”，含 IDS–VDS 轨迹线。

见图 7（原 PDF 第 5 页）：击穿特性对比——软击穿（Soft，缓慢爬升）与硬击穿（Sharp，陡直）两条 ID–VDS 路径，交会于 BVDSS 点。

3. 导通电阻（ON-RESISTANCE，原目录页 6）

功率 MOSFET 的导通电阻由多个分量组成（见图 8）：

$$R_{DS(on)} = R_{source} + R_{ch} + R_A + R_J + R_D + R_{sub} + R_{wcml} \qquad (1)$$

其中：

晶圆衬底电阻率：高压器件用到 20 mΩ·cm，低压器件用低于 5 mΩ·cm。Rwcml 在高压器件中通常可忽略，但在低压器件中会变得显著。

图 9 给出各分量在耐压谱系上的相对重要性：高压时 RDS(on) 由外延层电阻与 JFET 分量主导——高压器件外延层电阻率更高（背景载流子浓度更低），故该分量更大；低压时 RDS(on) 由沟道电阻以及金属-半导体接触、金属化、键合线、引线框架主导；衬底分量的占比在低击穿电压器件中变得更显著。

见图 8（原 PDF 第 5 页）：功率 MOSFET 内部电阻的物理来源——SOURCE（GATE/N⁺/RCH/RA/P-BASE/RJ/RD/N⁺ SUBSTRATE/RSUB 自上而下）、DRAIN，与式 (1) 各分量一一对应。

见图 9（原 PDF 第 6 页）：不同耐压档（50 V/100 V/500 V）RDS(on) 各分量的相对贡献堆叠图——Rwcml（封装/金属化/源）、RCH（沟道）、JFET 区、REPI（外延层）、衬底：耐压越高，外延层与 JFET 占比越大。

4. 跨导（TRANSCONDUCTANCE，原目录页 6）

跨导（Transconductance）gfs 衡量漏电流对栅源偏置变化的敏感度。该参数通常在“使漏电流约等于最大额定电流一半的 VGS”以及“保证工作在恒流区的 VDS”条件下标称。

跨导受栅宽（Gate Width）影响；单元密度（Cell Density）越高，栅宽越大，且栅宽与有源区面积成比例。单元密度逐年提高：1980 年前后约每平方英寸 50 万单元，如今平面 MOSFET 约 800 万、沟槽技术约 1200 万。更高单元密度的限制因素是光刻工艺控制与分辨率——栅极必须能从单元中心接触源金属化。

沟道长度同样影响跨导。缩短沟道长度对 gfs 与导通电阻都有利，代价是穿通风险；其下限由双扩散（Double-Diffusion）工艺的控制能力决定，如今约为 1~2 µm。最后，栅氧化层越薄，gfs 越高。

5. 阈值电压（THRESHOLD VOLTAGE，原目录页 7）

阈值电压（Threshold Voltage）Vth 定义为：使多晶硅栅下表面强反型、在源漏之间形成导电沟道所需的最小栅极偏置。Vth 通常在漏源电流 250 µA 下测量。常见值：高耐压器件（栅氧较厚）为 2~4 V；低耐压、逻辑电平兼容器件（栅氧较薄）为 1~2 V。随着功率 MOSFET 在电池供电为贵的便携电子与无线通信中应用日增，趋势是 RDS(on) 与 Vth 双双走低。

6. 二极管正向电压（DIODE FORWARD VOLTAGE，原目录页 7）

二极管正向电压 VF 是体-漏二极管在规定源电流下保证的最大正向压降。图 10 给出该二极管在两个温度下的典型 I-V 特性。P 沟道器件的 VF 更高——金属与 p 型硅的接触电阻高于 n 型硅。常见最大值：高压器件（>100 V）1.6 V，低压器件（<100 V）1.0 V。

见图 10（原 PDF 第 6 页）：体二极管正向特性 ISD–VSD（0~2.5 V 横轴，0.1~100 A 纵轴对数）——TJ = 150 ℃ 曲线整体高于 TJ = 25 ℃，VGS = 0 V。

7. 功率耗散（POWER DISSIPATION，原目录页 7）

壳温保持 25 ℃ 时，把芯片结温升到最大允许值所需的最大允许功率耗散由下式给出：

$$P_d = \frac{T_{j\,max} - 25}{R_{thJC}} \qquad (2)$$

其中：Tjmax = 器件内 pn 结的最大允许温度（通常 150 ℃ 或 175 ℃）；RthJC = 器件结-壳热阻。

（代入例：Tjmax = 150 ℃、RthJC = 0.83 ℃/W 时，Pd = 125/0.83 ≈ 150 W——这是“壳温恒 25 ℃”的理想散热条件，实际按环境温度与散热器重算。——译注补例，非原文内容）

8. 动态特性（DYNAMIC CHARACTERISTICS，原目录页 8~9）

MOSFET 用作开关时，其基本功能是以栅极电压控制漏极电流。图 11(a) 给出转移特性，图 11(b) 是分析 MOSFET 开关性能时常用的等效电路模型。

器件的开关性能由“在电容上建立电压变化所需的时间”决定。RG 是栅极的分布电阻，近似与有源区面积成反比。LS、LD 是源极与漏极引线电感，约为几十 nH。数据手册给出的输入电容 Ciss、输出电容 Coss、反向传输电容 Crss 典型值，是电路设计师确定电路元件值的起点。手册电容与等效电路电容的关系定义为：

$$C_{iss} = C_{GS} + C_{GD}\quad(\text{CDS 短接}),\qquad C_{rss} = C_{GD},\qquad C_{oss} = C_{DS} + C_{GD}$$

栅漏电容 CGD 是电压的非线性函数，也是最重要的参数——它在电路的输出与输入之间构成反馈环路；因它使总动态输入电容大于静态电容之和，CGD 又被称为米勒电容（Miller Capacitance）。

图 12 给出典型开关时间测试电路，并对照 VGS、VDS 波形标出上升/下降时间的组成。开通延迟 td(on)：在漏极电流开始导通之前，给器件输入电容充电所需的时间。关断延迟 td(off)：开关关断后给电容放电所需的时间。

见图 11（原 PDF 第 7 页）：(a) 转移特性（ID–VGS，斜率 = gfs）；(b) 对开关影响最大的元件等效电路——ID/LD/CGD/D'/C（受控电流源）/体漏二极管/CDS/S'/CGS/LS，栅侧 G–RG。 见图 12（原 PDF 第 8 页）：开关时间测试——(a) 电路：VGS 脉冲源经 RG 驱动 D.U.T.，漏极经 RD 接 VDS；脉宽 < 1 µs、占空比 < 0.1%、负向 −10 V；(b) 波形：VGS 100%→90% 与 10% 门限之间定义 td(on)/tr/td(off)/tf，VDS 反相摆动。

9. 栅电荷（GATE CHARGE，原目录页 10）

输入电容值虽然有用，但在比较不同厂家的两只器件的开关性能时并不能给出准确结果——器件尺寸与跨导的影响使这种比较更加困难。从电路设计角度看，**栅电荷（Gate Charge）**是比电容更有用的参数。多数厂家在数据手册中两者都给。

图 13 给出典型栅电荷波形与测试电路。栅极接上供电电压后，VGS 开始上升，直到达到 Vth——此刻漏电流开始流动，CGS 开始充电。t1 到 t2 期间 CGS 继续充电，栅压继续上升，漏电流成比例上升。t2 时刻，CGS 充满，漏电流达到预定值 ID 并保持恒定，同时漏极电压开始下降。对照图 13 的 MOSFET 等效电路可见：t2 时 CGS 充满后 VGS 保持恒定，驱动电流转而给米勒电容 CDG 充电，直到 t3。

米勒电容的充电时间比栅源电容 CGS 更长——因为 t2~t3 之间漏极电压变化迅速（电流 = C·dv/dt）。两个电容 CGS、CGD 都充满后，栅压 VGS 再次上升，直至 t4 时刻到达供电电压。对应 t3 的栅电荷（QGS + QGD）是开通器件的最低必需电荷。良好的电路设计实践要求栅压高于这一最低值，因此设计计算中采用的栅电荷是对应 t4 的 QG。

使用栅电荷的好处：设计者可以方便地算出“在期望时间内开通器件，驱动电路需要提供多大电流”——因为 Q = CV、I = C·dv/dt、Q = 时间 × 电流。例如：栅电荷 20 nC 的器件，用 1 mA 栅电流可在 20 µs 内开通；把栅电流加到 1 A，则可在 20 ns 内开通。这类简算用输入电容值是做不出来的。

见图 13（原 PDF 第 8~9 页）：栅电荷测试——(a) 电路：VDS 源、D、ID、CDG、G、CGS、S、TEST CIRCUIT（VDD、VG 栅压源、VG(TH) 标注）；(b) 波形：t0~t4 四段——VGS 两段爬升夹一段平台（Miller 平台），DRAIN VOLTAGE 在 t2~t3 下落，DRAIN CURRENT 在 t2 达到 VDD 对应的 ID，WAVEFORM 底部标注。

10. dV/dt 能力（dv/dt CAPABILITY，原目录页 11）

峰值二极管恢复（Peak Diode Recovery）定义为允许的漏源电压最大上升率，即 dV/dt 能力。超过该速率时，栅源两端电压可能高于器件阈值电压，迫使器件进入导通态；某些条件下会发生灾难性失效。dV/dt 感应开通有两种机理。图 14 给出含寄生 BJT 的功率 MOSFET 等效电路。

机理一：经栅漏电容 CGD 的反馈作用。 器件漏源端出现电压斜坡时，电流 I1 经栅漏电容 CGD 流过栅电阻 RG（RG 为电路中总栅电阻），其压降为：

$$V_{GS} = I_1 R_G = R_G\, C_{GD}\, \frac{dv}{dt} \qquad (3)$$

当 VGS 超过器件阈值电压 Vth，器件被迫导通。该机理决定的 dV/dt 能力为：

$$\frac{dv}{dt} = \frac{V_{th}}{R_G\, C_{GD}} \qquad (4)$$

显然，低 Vth 器件更容易发生 dV/dt 开通。Vth 的负温度系数在高温环境应用中更需留意，栅电路阻抗也必须仔细选择以避免此效应。

机理二：经寄生 BJT。 见图 15。体二极管耗尽区向漂移区扩展所对应的电容记为 CDB，出现在 BJT 基极与 MOSFET 漏极之间。漏源端出现电压斜坡时，该电容引起电流 I2 流过基区电阻 RB。与机理一类比，该机理的 dV/dt 能力为：

$$\frac{dv}{dt} = \frac{V_{BE}}{R_B\, C_{DB}} \qquad (5)$$

若 RB 上建立的电压超过约 0.7 V，基-射结正偏，寄生 BJT 开通。高 dV/dt 且 RB 较大时，MOSFET 的击穿电压将被限制在 BJT 的开路基极击穿电压（Open-Base Breakdown Voltage）；若外加漏压高于该值，MOSFET 将进入雪崩，且若电流不受外部限制则可能被毁。

因此，提高 dV/dt 能力需要减小基区电阻 RB——途径是提高体区掺杂浓度，并缩短电流 I2 横向流到源金属化收集点之前的距离。与机理一相同，BJT 相关的 dV/dt 能力在高温下变差，因为 RB 随温度升高而增大、VBE 随温度升高而减小。

见图 14（原 PDF 第 10 页）：两种 dV/dt 感应开通机理的等效电路——DRAIN–D–CDB–NPN BIPOLAR TRANSISTOR–CGD–G–RG–CGS–SOURCE；右侧标注 I1（CGD 支路）与 I2（CDB 支路）、APPLIED RAMP VOLTAGE。

见图 15（原 PDF 第 11 页）：寄生 BJT 元件的物理来源——SOURCE/GATE 区、N⁺、A、LN⁺、RS、CDS、DRAIN 剖面，标出横向基区电阻 RB 所在路径。

11. 参考文献（原 PDF 第 13 页，全译）

1. 《HEXFET Power MOSFET Designer's Manual — Application Notes and Reliability Data》，International Rectifier
2. 《Modern Power Devices》，B. Jayant Baliga
3. 《Physics of Semiconductor Devices》，S. M. Sze
4. 《Power FETs and Their Applications》，Edwin S. Oxner
5. 《Power MOSFETs — Theory and Applications》，Duncan A. Grant and John Gower

译者附注（全库视角）

1. 本文的库内定位：这是“平面 MOSFET 的物理起点”文献——AN-1084 讲清了 RDS(on) 七分量、Ciss/Coss/Crss 定义、栅电荷四段波形与两种 dV/dt 感应开通机理，后续超结（超结 charge-balance 原理全译）与 GaN（GaN 与隔离驱动基础教程）的全部“新特性”，都是对本文所列寄生的逐一改写。
2. OCR 字形还原清单（txt 提取 → 原文实义）：1500C or 1750C→150 ℃ 或 175 ℃；250C（壳温）→25 ℃；1-2mm→1~2 µm（双扩散沟道长度的工程现实为微米级，mm 版本与上下文矛盾，已按 µm 还原并在此声明）；20mW-cm / 5mW-cm→20/5 mΩ·cm；2x105 V/cm→2×10⁵ V/cm；250µA 两处（BVDSS 与 Vth 测试条件）无误；式 (2) 分式排版按原 PDF 还原为 (Tjmax−25)/RthJC。
3. 原文无代入数字例：式 (2) 的代入例为译注补充并已声明；式 (3)~(5) 的代入例见 01 篇 AN608A 全译（米勒平台与 dV/dt 的数值核算）。
4. 与库内 IC 的联动：§9 栅电荷（20 nC→1 mA/20 µs 或 1 A/20 ns）是 UC3842 图腾柱输出（±1 A 峰值）驱动能力设计的依据，参见 SLUA143 应用笔记精译 §9；§10 两种 dV/dt 机理即MOSFET 应用与失效全译 §7 感应开通与直通的物理出处。
5. 图 2 的时代局限：文中“MOS 管在 >200 V 输给 BJT”是 2000 年前后的结论——超结技术的出现（本文发表后不久）已推翻该边界，见 超结 charge-balance 原理全译 §2 硅限线一章。读本文时请把这类断言当作“平面时代的快照”。

上一级：平面MOSFET