UCC28781 规格书全译 —《具有专用同步整流栅极驱动的零电压开关反激控制器》
原文：Texas Instruments《UCC28781 Zero-Voltage-Switching Flyback Controller with Dedicated Synchronous Rectifier Gate-Drive》，文档编号 SLUSEP2 – DECEMBER 2021（初始发布 Rev. *），正文 76 页，另附封装订购附录（PACKAGE OPTION ADDENDUM，附录页日期 2025-11-9）与法律声明。原文 PDF：
datasheet/UCC28781_datasheet.pdf。 本篇为规格书全文忠实翻译：覆盖描述/特性/应用/引脚配置（24 脚 + 散热焊盘逐一列出）/绝对最大额定值全表/ESD/推荐工作条件全表/热信息全表/电气特性全表逐行（18 个功能分组、135 行 min/typ/max 含全部测试条件）/典型特性曲线（图 6-1~6-13）/功能描述全节（式 1~53 全部保留并翻译变量定义）/系统保护表 7-3/引脚开短路保护表 7-4/应用与实现（§8 含 60 W 设计要求表 8-1 与式 19~53 设计流程、代入数字示例全部保留）/电源推荐/布局指南/器件与文档支持/封装信息。版权归 TI。 ⚠️ 提取字形说明：TI PDF 文本提取存在系统性字形替换（Ω→W/Q、µ→m/u、×→u、π→S、≈→!、≤→d、√ 丢失、分式拍平），本译文已按正确符号还原；公式均经 PDF 页面图像逐式核对后转写为 LaTeX，无猜测成分。「d u‰ Œ šµŒ ~ö •」为曲线横轴 “TJ – Temperature (°C)” 的提取乱码。原文内部不一致处标「译注」（以电气特性表为准），汇总见文末译者附注。 插图为原版图翻拍（img/ds7_*为本轮新增：引脚配置、典型特性曲线 6-1/6-4/6-7/6-9/6-11/6-12、XCD 状态机、自适应 ZVS 框图、控制律 7-26、ABM 图样、启动时序、典型应用与布局原理图；img/fig*为此前翻拍的同一规格书原图），图注标明原版图号。 ⚠️ 版本差异：UCC28781A 为同封装变体——始终禁用 EMI 频率抖动（EMI-Dither），且始终禁用 OPP 过功率定时器（160 ms 过功率关断；VCST 限值曲线仍有效）。
1. 描述（DESCRIPTION）
UCC28781 是一款零电压开关（Zero-Voltage-Switching, ZVS）控制器，可工作于极高开关频率以最小化变压器体积、实现高功率密度。采用直接同步整流（Synchronous Rectifier, SR）控制时，控制器无需独立 SR 控制器——它可直接驱动 SR FET，最大化效率并简化设计（隔离应用需外加隔离栅驱动器 IC）。借助面向 ZVS 的自适应死区时间控制，开关损耗与 EMI 降至最低，使控制器在整个工作范围内转换效率极高。可编程自适应突发模式（Adaptive Burst Mode, ABM）为控制器进入/退出待机模式的时机提供灵活性，优化轻载与空载待机功耗；ABM 还有助于降低纹波、最小化可闻噪声。控制器提供多种保护模式并带自动重启（retry，重试）响应。 器件信息：UCC28781 ｜ WQFN (24) ｜ 本体 4.00 mm × 4.00 mm（所有可用封装见文末订购附录 §12）。 首页简化应用图：初级侧隔离驱动器驱动主开关 QL（PWML），P13 偏置、RUN 使能，PWMH 经次级侧隔离驱动器驱动同步整流管（S13/QSR），CS 电流检测，VS/AGND/XCD/RDM/BUR/SET/RTZ/FLT/IPC/REF 为控制与编程引脚，后接 CC/CV 控制器。
2. 特性（FEATURES，全译）
- 开关频率：> 500 kHz；
- 峰值效率 > 93%；
- 待机功耗 < 45 mW；
- 面向零电压开关（ZVS）与死区时间优化的自适应控制；
- EMI 频率抖动（frequency-dithering），无需在瞬态响应或可闻噪声上折中；
- 可编程自适应突发模式（ABM），内置补偿；
- X 电容放电能力；
- 过温、过压、输出短路、过流、过功率与引脚故障保护；
- 自动恢复型故障响应；
- 4 mm × 4 mm、24 脚 QFN 封装。
3. 应用（APPLICATIONS，全译）
条形音响（Soundbar）、智能音箱（Smart Speaker）、商用网络与服务器电源（Merchant Network and Server PSU）、电器电池充电器（Appliances Battery Charger）、商用电池充电器（Merchant Battery Charger）、工业 AC-DC（Industrial AC-DC）。
4. 修订历史（REVISION HISTORY）
| 日期 | 版本 | 备注 |
|---|---|---|
| 2021 年 12 月 | * | 初始发布 |
5. 引脚配置与功能（PIN CONFIGURATION AND FUNCTIONS）
图 5-1 RTW 封装 24 脚 WQFN（顶视图）：左缘 1~7 为 FLT、RTZ、RDM、IPC、BUR、FB；底缘 7~12 为 REF、AGND、CS、RUN、PGND、PWML；右缘 13~18 为 S13、P13、PWMH、SWS、XCD、XCD；顶缘 19~24 为 VDD、GTP3、GTP2、GTP1、VS、SET；中央散热焊盘（Thermal Pad）。库内 img/fig_内部框图.png 有框图截图可对照。
表 5-1 引脚功能（25 项逐一）
| 名称 | 脚号 | 类型(1) | 功能描述 |
|---|---|---|---|
| FLT | 1 | I | FLT 脚电压被拉到 4.5 V 以上或 0.5 V 以下时控制器进入故障状态。内部 50 µA 电流源直接与接 AGND 的外部 NTC（负温度系数）热敏电阻接口做远端温度检测；该电流源运行（run）态有效、等待（wait）态无效。50 µs 故障延迟允许在 FLT 脚上放置滤波电容，同时避免从等待态进入运行态时误触发 0.5 V OTP 故障。另一用法：高阻分压器检测母线输入电容电压做输入线 OVP，750 µs 故障延迟可防止线路浪涌与 ESD 期间母线电容短时过冲误触发 4.5 V 输入线 OVP。FLT 用于线 OVP 时，外部 OTP 可在 CS 脚实现。 |
| RTZ | 2 | I | 该脚与 AGND 间电阻编程自适应延迟：从 PWMH 关断沿到 PWML 开通沿的“过渡到零电压”延迟。此脚与任何网络（含 AGND）间寄生电容必须最小化，避免噪声耦合影响死区计算。 |
| RDM | 3 | I | 该脚与 AGND 间电阻编程“合成退磁时间”，控制 PWMH 导通时间使初级开关实现 ZVS。控制器在此脚施加随输出电压变化（由 VS 脚信号导出）的电压。寄生电容须最小化，避免影响内部 PWMH 导通时间计算。 |
| IPC | 4 | I | 智能功率控制（Intelligent Power Control, IPC）脚，优化变换器效率。内部 50 µA 电流源直接对接 AGND 上的电阻（RIPC），编程提升极轻载峰值电流水平，进一步降低突发频率，实现低待机功率与微载（tiny-load）功率。IPC 不接 RIPC 直接接 AGND 时，极轻载峰值电流设为面向输出纹波/可闻噪声敏感设计的最低水平。RIPC 也可接于 IPC 与 CS 脚之间，或 IPC 直接连 CS：此时 50 µA IPC 电流在 CS 脚产生随输出电压变化的偏移电压，降低自适应突发模式输出纹波、改善宽输出电压范围设计在较低输出电压下的轻载效率。 |
| BUR | 5 | I | 编程变换器轻载突发阈值。REF 与 AGND 间电阻分压器在 BUR 上设定电压，决定变换器进入 ABM 的峰值电流水平。此外，BUR 上的戴维南电阻用于产生偏移电压，实现模式间的平滑过渡：2.7 µA 上拉电流在从 ABM 进入低功率模式（LPM）时抬高峰值电流阈值；5 µA 下拉电流在从 ABM 进入高功率模式（自适应幅度调制，AAM）时降低峰值电流阈值。 |
| FB | 6 | I | 电流信号耦合到该脚，闭合变换器的调节反馈环路。该脚呈现 4.25 V 输出，按 0~75 µA 拉出电流设计，对应变换器从满功率到零功率的运行范围。推荐 FB 与 REF 脚间放 220 pF 滤波电容，将反馈信号与噪声干扰去耦。 |
| REF | 7 | O | 5 V 基准输出，需对 AGND 接 0.22 µF 陶瓷旁路电容。为内部电路供电并可提供有限外部负载电流。将此脚拉低会关闭 PWM 动作并启动一次 VDD 重启。 |
| AGND | 8 | G | 模拟地，也是 PWMH 与 RUN 驱动器的地回流。所有模拟控制信号均回到此地。 |
| CS | 9 | I | 电流检测输入脚。经线补偿电阻耦合到电流检测电阻，逐周期控制初级峰值电流。内部与输入电压成比例的电流源经线补偿电阻产生偏移电压，在整个输入电压范围内平衡过功率保护（OPP）阈值。FLT 脚用于输入线 OVP 时，CS 脚可提供替代 OTP：小信号二极管与 NTC 电阻串联接于 PWMH 与 CS 间构成 OTP 检测——PWMH 为高时 NTC 电阻与线补偿电阻构成以 5 V 为基准的分压器，在 CS 产生随温度变化的电压；PWMH 导通态下 CS 电压高于 1.2 V 且连续 2 个周期即触发 CS 脚 OTP 故障。 |
| RUN | 10 | O | 运行态输出：运行态为高，启动、等待与故障态为低。该脚变高且 S13 脚电压超过其 10 V 电源良好阈值后，2.2 µs 定时器延迟 PWML 开关启动。RUN 与 PWMH 的上拉驱动能力允许经共阴小信号二极管对数字隔离器做偏置电源管理，降低等待态功耗。 |
| PGND | 11 | G | PWML 驱动器到初级开关的低侧地回流。内部电平移位器消除了公共回流阻抗的影响，把电流检测电阻上的附加电压尖峰与栅驱动回路版图寄生电感解耦，改善高频运行。对硅（Si）功率 FET，此脚可接其源极以缩小栅驱动回路；对逻辑 PWM 输入的 GaN 功率 IC 可接 AGND；对栅注入晶体管（Gate-Injection Transistor, GIT）GaN 器件可直接接 GIT 的独立源极脚，提升关断速度。 |
| PWML | 12 | O | 初级开关栅驱动输出。大电流能力（−0.5 A/+1.9 A）可驱动较大容性负载的硅 MOSFET、需连续导通态电流的 GIT GaN 或逻辑输入 GaN 功率 IC。PWML 最大电压钳位到 P13 脚电压。 |
| S13 | 13 | O | 经内部 2.8 Ω 开关（受 RUN 控制）耦合到 P13 的开关型偏置电压源。RUN 为高时，内部限流器把 S13 去耦电容充到 13 V；S13 电压须升到 10 V 以上才能启动 PWML 开关。RUN 为低时 VS13 被其负载放电。由 S13 供电的器件上电延迟必须小于 2 µs 才能及时响应 PWML。推荐 S13 与驱动器地之间接 22 nF 陶瓷电容。S13 还可经二极管同时对上游 PFC 控制器做电源管理，使极轻载时禁用 PFC。 |
| P13 | 14 | O | 由 VVDD 派生的稳压 13 V 偏置电压源。VVDD 启动期间 P13 内部连至 VDD 脚，外部高压耗尽型 MOSFET（如 BSS126）可提供受控启动电流给 VDD 电容充电；初始启动后 P13 恢复 13 V 稳压。P13 到 AGND 需接 1 µF 陶瓷旁路电容。推荐 P13 与 AGND 间接 20 V 稳压二极管，防止该脚过应力（如与耗尽型 MOSFET 栅连接失效开路或线路浪涌能量耦合到该脚）。 |
| PWMH | 15 | O | PWM 输出信号，经外部隔离栅驱动器控制次级侧同步整流（SR）MOSFET 栅极。驱动能力设计用于经小信号二极管为电平移位隔离器供电，也可经脉冲变压器把信号传到次级侧驱动电路。PWMH 最大电压钳位到 REF。 |
| SWS | 16 | I | 检测输入，用于正常运行中监测开关节点电压接近 0 V 的过程，实现 ZVS 自动整定。高压耗尽型 MOSFET（如 BSS126）源极经限流电阻耦合到此脚，仅监测 15 V 以下的有效开关特性。启动期间该脚内部连至 VDD 脚，让耗尽型 MOSFET 提供启动电流。应外加限流电阻，并跨接栅-源小型双向 TVS，保护 VGS 免受异常应力：电阻大于 500 Ω 且小于 820 Ω；TVS 钳位电压低于 MOSFET 电压额定值且大于 15 V。该电阻与 SWS 脚到母线输入电容地之间的 22 pF 陶瓷电容构成小检测延迟，帮助内部检测电路正确识别 ZVS 特征。 |
| XCD | 17, 18 | I | X 电容放电输入脚，最大 2 mA 放电电流能力。XCD 上 6.5 V 线过零（Line Zero-Crossing, LZC）阈值用于检测交流线是否存在。84 ms 测试期内未检测到 LZC 时，放电电流使能最长 300 ms，随后 700 ms 无电流消隐。交流线恢复且再次检测到 LZC 时，控制器几乎立即复位故障状态并尝试重启，无需等母线输入电容完全放电。对自动恢复型保护：控制器处于 1.5 s 自动恢复故障态时 LZC 可复位定时器加快重启。两个冗余 XCD 脚保证一脚失效开路时 X 电容放电功能仍有效。构成放电路径：两只高压整流二极管阳极分别接 X 电容两端，两阴极汇合接 26 kΩ 高压限流电阻，再由高压耗尽型 MOSFET 漏-源把电阻耦合到 XCD 脚。可用两只 1206 封装 13 kΩ SMD 电阻串联做限流器件并分担交流线瞬态电压；需 600 V 耐压 MOSFET（如 BSS126）做高压阻断器件；MOSFET 栅接 P13 脚，使 XCD 脚获得足够的 LZC 检测信号余量。若不需要 X 电容放电功能，必须把两 XCD 脚接 AGND 禁用该功能，并拆除二极管-电阻-MOSFET 通路。 |
| VDD | 19 | P | 控制器偏置电源输入。推荐 10 µF 或 15 µF 陶瓷电容，最低耐压 25 V。 |
| GTP1 | 20 | G | 此脚必须接地：只有接到 AGND，器件才能正常工作。 |
| GTP2 | 21 | G | 此脚必须接地：只有接到 AGND，器件才能正常工作。 |
| GTP3 | 22 | G | 此脚必须接地：只有接到 AGND，器件才能正常工作。 |
| VS | 23 | I | 电压检测输入脚，经电阻分压器耦合到变压器辅助绕组。该脚及其外部电阻用于在每个开关周期不同时刻监测输出电压、输入电压及开关边沿。VS 与任何网络（含 AGND）间寄生电容必须最小化，避免对输出电压检测、边沿检测与死区计算的不利影响。 |
| SET | 24 | I | 配置控制器针对初级侧氮化镓（GaN）或硅（Si）功率 FET 进行优化：据此设定 ZVS 控制环、死区调整与保护特性参数。拉高到 REF 脚为 Si FET 优化；拉低到 AGND 为 GaN FET 优化。 |
| 散热焊盘 | 25 | G | 散热焊盘（Thermal Pad, TP）必须接 AGND。 |
(1) I = 输入，O = 输出，I/O = 输入或输出，FB = 反馈，G = 地，P = 电源。
6. 规格参数（SPECIFICATIONS）
6.1 绝对最大额定值（ABSOLUTE MAXIMUM RATINGS，全表）
在自由空气工作温度范围内（除非另有说明）(1)。[译注：PGND 瞬态行 MIN 栏原文即为空。]
| 参数 | 条件 | MIN | MAX | 单位 |
|---|---|---|---|---|
| 输入电压 VDD | — | — | 38 | V |
| 输入电压 SWS | — | −6 | 38 | V |
| 输入电压 SWS（瞬态，负脉冲宽度最大 20 ns，占空比 ≤ 1%） | — | −10 | 38 | V |
| 输入电压 VDD−SWS | — | −20 | 38 | V |
| 输入电压 CS | — | −0.3 | 3.6 | V |
| 输入电压 VS | — | −0.75 | 7 | V |
| 输入电压 VS（瞬态，最大 100 ns） | — | −1 | 7 | V |
| 输入电压 PGND | — | −1 | 4 | V |
| 输入电压 PGND（瞬态，最大 25 ns） | — | — | 5 | V |
| 输入电压 RTZ、BUR、SET、RDM、IPC、FLT、FB | — | −0.3 | 7 | V |
| 输入电压 XCD | — | −0.3 | 30 | V |
| 输出电压 REF、PWMH、RUN | — | −0.3 | 7 | V |
| 输出电压 P13、S13、PWML | — | −0.3 | 20 | V |
| 源出电流 REF、P13、RTZ、RDM、IPC | — | 自限（Self-limiting） | mA | |
| 源出电流 S13（平均） | — | — | 15 | mA |
| 源出电流 VS | — | — | 2 | mA |
| 源出电流 VS（瞬态，最大 100 ns） | — | — | 2.5 | mA |
| 源出电流 FB | — | — | 1 | mA |
| 源出电流 RUN（连续） | — | — | 5 | mA |
| 源出电流 PWML（连续） | — | — | 50 | mA |
| 源出电流 PWMH（连续） | — | — | 10 | mA |
| 源出电流 CS（瞬态，最大 30 ns） | — | — | 1 | mA |
| 灌入电流 RUN（连续） | — | — | 8 | mA |
| 灌入电流 PWML（连续） | — | — | 50 | mA |
| 灌入电流 PWMH（连续） | — | — | 10 | mA |
| 灌入电流 SWS | — | 自限（Self-limiting） | mA | |
| 灌入电流 XCD | — | — | 25 | mA |
| 灌入电流 FLT | — | — | 0.3 | mA |
| 工作结温 TJ | — | −40 | 150 | °C |
| 存储温度 Tstg | — | −65 | 150 | °C |
(1) 在超出绝对最大额定值的条件下工作，可能造成器件永久损坏；绝对最大额定值并不意味着器件在这些条件下能正常工作。若在推荐工作条件之外、但在绝对最大额定值之内使用，器件功能可能不完全正常，且可能影响可靠性、功能、性能并缩短器件寿命。
6.2 ESD 额定值（ESD RATINGS）
| 参数 | 条件 | 值 | 单位 |
|---|---|---|---|
| V(ESD) 静电放电 | 人体模型（HBM），per ANSI/ESDA/JEDEC JS-001(1) | ±2000 | V |
| V(ESD) 静电放电 | 器件充电模型（CDM），per ANSI/ESDA/JEDEC JS-002(2) | ±500 | V |
(1) JEDEC JEP155：500 V HBM 即可在标准 ESD 控制流程下安全制造。(2) JEDEC JEP157：250 V CDM 即可在标准 ESD 控制流程下安全制造。
6.3 推荐工作条件（RECOMMENDED OPERATING CONDITIONS，全表）
| 符号 | 参数 | MIN | NOM | MAX | 单位 |
|---|---|---|---|---|---|
| VVDD | 偏置电源工作电压 | 14 | 34 | V | |
| CVDD | VDD 电容 | 10 | µF | ||
| CP13 | P13 旁路电容 | 1 | µF | ||
| CREF | REF 旁路电容 | 0.22 | µF | ||
| TJ | 工作结温 | −40 | 140 | °C |
6.4 热信息（THERMAL INFORMATION，全表）
| 热参数(1) | UCC28781 RTW（WQFN）24 脚 | 单位 |
|---|---|---|
| RθJA 结到环境热阻 | 43.1 | °C/W |
| RθJC(top) 结到外壳（顶部）热阻 | 31.6 | °C/W |
| RθJB 结到板热阻 | 20.3 | °C/W |
| ΨJT 结到顶特征参数 | 0.5 | °C/W |
| ΨJB 结到板特征参数 | 20.3 | °C/W |
| RθJC(bot) 结到外壳（底部）热阻 | 5.7 | °C/W |
(1) 传统与新热指标详见 TI《Semiconductor and IC Package Thermal Metrics》应用报告。
6.5 电气特性（ELECTRICAL CHARACTERISTICS，全表逐行）
除非另有说明：VVDD = 20 V，RRDM = 115 kΩ，RRTZ = 140 kΩ，VBUR = 1.2 V，VSET = 0 V，RNTC = 50 kΩ，VVS = 4 V，VSWS = 0 V，IFB = 0 µA，CPWML = 0 pF，CPWMH = 0 pF，CREF = 0.22 µF，CP13 = 1 µF，且 −40 °C < TJ = TA < 125 °C（原文每页重复此条件头；表中条件为各行附加条件；表中「∥」表示与上一行同一参数的另一测试条件）。 VDD 输入（VDD INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| 供电电流，运行态 | 不开关 | IRUN(STOP) | 0.88 | 2.2 | 2.66 | mA |
| 供电电流，运行态 | 开关，IVSL = 0 µA | IRUN(SW) | 2.45 | 3 | 3.55 | mA |
| 供电电流，等待态 | IFB = −85 µA，仅 VDD | IWAIT | 465 | 540 | 658 | µA |
| 供电电流，启动态 | VVDD = VVDD(ON) − 100 mV，VVS = 0 V | ISTART | 150 | 235 | 301 | µA |
| 供电电流，故障态 | 故障态 | IFAULT | 500 | 630 | µA | |
| 启动期间 VDD 启动电流限 | VVDD 上升，VSWS − VVDD = 1 V，VVDD = 16.5 V | IVDD(LIMIT) | 1.2 | 2 | 2.53 | mA |
| VDD 开启阈值 | VVDD 上升 | VVDD(ON) | 16.2 | 17 | 17.91 | V |
| VDD 关断阈值 | VVDD 下降 | VVDD(OFF) | 9.94 | 10.6 | 11.17 | V |
| 长时间输出电压过冲的功率循环偏移 | VVDD(OFF) 之上的偏移，IFB = −85 µA | VVDD(PCT) | 1.54 | 2.2 | 2.98 | V |
P13 输出（P13 OUTPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| P13 电压水平（含负载调整率） | P13 输出 0~60 mA，运行态，VVDD = 20 V | VP13 | 12.0 | 12.8 | 13.6 | V |
| 启动期间 P13 脚最大灌电流 | VP13 = 14 V | IP13(START) | 1.53 | 2.2 | 3.04 | mA |
| P13 脚源出电流限 | P13 对 AGND 短路，VVDD = 20 V | IP13(MAX) | 103.3 | 133 | 160 | mA |
| VP13 线性调整率 | VVDD = 15~35 V | VR13(LINE) | −6 | 2 | 8.7 | mV |
| 相对 VP13 的过压故障阈值 | — | VP13(OV) | 1.35 | 2 | 2.54 | V |
| VDD 与 P13 脚间稳压器开关 dropout 电阻 | (VVDD − VP13)/30 mA，VVDD = 11 V，P13 输出 30 mA | RP13 | 8.5 | 13 | 22.7 | Ω |
S13 输出（S13 OUTPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| P13 与 S13 脚间内部断路开关 RDS(on) | (VP13 − VS13)/30 mA，VVDD = 11 V，S13 输出 30 mA | RS13 | 2.1 | 2.8 | 3.82 | Ω |
| 使能开关的 S13_OK 阈值 | VRUN = 5 V | VS13_OK | 9.63 | 10.2 | 10.7 | V |
| S13 脚源出电流限 | S13 对 AGND 短路，VVDD = 20 V | IS13(MAX) | 260.7 | 350 | 452.5 | mA |
REF 输出（REF OUTPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| REF 电压水平 | IREF = 0 A | VREF | 4.9 | 5 | 5.13 | V |
| REF 脚源出电流限 | REF 对 AGND 短路，VVDD = 20 V | IREF(MAX) | 14.3 | 17 | 20.3 | mA |
| VREF 线性调整率 | VVDD = 12~35 V | VR5(LINE) | −7 | −3 | 1 | mV |
| VREF 负载调整率 | REF 输出 0~1 mA，VREF 变化 | VR5(LOAD) | −16 | 0.1 | 25 | mV |
VS 输入（VS INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| 负钳位电平 | IVSL = −1.25 mA，电压低于地 | VVSNC | 221 | 287 | 344 | mV |
| 过零检测（ZCD）电平 | VVS 下降 | VZCD | 12.4 | 35 | 67.2 | mV |
| 输入偏置电流 | VVS = 4 V | IVSB | −0.23 | 0 | 0.31 | µA |
| SM1 启动模式 VS 阈值电压 | — | VVS(SM1) | 242.4 | 282 | 318.3 | mV |
| SM2 启动模式 VS 阈值电压 | — | VVS(SM2) | 458.3 | 500 | 543 | mV |
| 退出低输出电压模式（LV 模式）VS 上阈值 | VVS 上升 | VVSLV(UP) | 2.41 | 2.49 | 2.6 | V |
| 进入低输出电压模式（LV 模式）VS 下阈值 | VVS 下降 | VVSLV(LR) | 2.3 | 2.39 | 2.49 | V |
| 过零超时延迟 | — | tZC | 1.95 | 2.3 | 2.73 | µs |
| ZCD 高到 PWML 10% 高传播延迟 | VVS 从 4 V 阶跃到 −0.1 V | tD(ZCD) | 23 | 50 | 81 | ns |
CS 输入（CS INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| LV 模式之外 CS 峰值功率阈值 | IVSL = 0 µA，VVS ≥ VVSLV(UP) | VCST(MAX) | 767.4 | 801 | 836.4 | mV |
| ∥ | IVSL = −333 µA，VVS ≥ VVSLV(UP) | VCST(MAX) | 650 | 727 | 788.7 | mV |
| ∥ | IVSL = −666 µA，VVS ≥ VVSLV(UP) | VCST(MAX) | 570 | 600 | 651.8 | mV |
| ∥ | IVSL = −1.25 mA，VVS ≥ VVSLV(UP) | VCST(MAX) | 537.2 | 570 | 612 | mV |
| LV 模式内 CS 峰值功率阈值 | IVSL = 0 mA，VVS ≤ VVSLV(LR) | VCST(MAX)_LV | 593.7 | 628 | 663.9 | mV |
| ∥ | IVSL = −666 µA，VVS ≤ VVSLV(LR) | VCST(MAX)_LV | 540 | 570 | 609.5 | mV |
| ∥ | IVSL = −1.25 mA，VVS ≤ VVSLV(LR) | VCST(MAX)_LV | 511.2 | 540 | 584.7 | mV |
| 最小 CS 阈值电压 | VCS 上升，IFB = −85 µA | VCST(MIN) | 120.7 | 153 | 200.1 | mV |
| 线补偿电流比 | IVSL = −1.25 mA，IVSL/CS 脚流出电流 | KLC | 21.6 | 25 | 29 | A/A |
| LV 模式之外 CS 脚 EMI 抖动幅度 (1)(2) | (VBUR/KBUR-CST) < VCST < VCST(MAX)，IVSL > −646 µA，VVS ≥ VVSLV(UP) | VCST(EMI) | 78.4 | 96 | 113.6 | mV |
| LV 模式内 CS 脚 EMI 抖动幅度 (1)(2) | (VBUR/KBUR-CST) < VCST < VCST(MAX)，IVSL > −646 µA，VVS ≤ VVSLV(LR) | VCST(EMI)_LV | 29.3 | 36 | 42.7 | mV |
| SM1 启动模式 CS 阈值电压 | VVS < VVS(SM1) | VCST(SM1) | 177.5 | 200 | 222.9 | mV |
| SM2 启动模式 CS 阈值电压 | VVS < VVS(SM2) | VCST(SM2) | 470.4 | 500 | 531.4 | mV |
| 前沿消隐时间 | VSET = 5 V，VCS = 1 V | tCSLEB | 171.2 | 190 | 216.1 | ns |
| ∥ | VSET = 0 V，VCS = 1 V | tCSLEB | 94.4 | 108 | 125 | ns |
| CS 比较器高到 PWML 90% 低传播延迟 | VCS 从 0 V 阶跃到 1 V | tD(CS) | 10 | 26 | 37 | ns |
| CS 脚 EMI 抖动频率 (1)(2) | (VBUR/KBUR-CST) < VCST < VCST(OPP)，IVSL > −646 µA | fDITHER | 20 | 23 | 27 | kHz |
BUR 输入与低功率模式（BUR INPUT and Low-power MODE）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| VBUR 与 VCST 之比 | VBUR 在 0.7~2.4 V 之间 | KBUR-CST | 3.82 | 3.98 | 4.09 | V/V |
| LPM 中 VBUR 偏置源出电流 | — | IBUR(LPM) | 2.09 | 2.65 | 3.16 | µA |
| AAM 中 VBUR 偏置灌入电流 | VCST > VBUR/KBUR-CST | IBUR(AAM) | 3.76 | 4.85 | 5.81 | µA |
| ABM 突发频率第一上阈值 | — | fBUR(UP1) | 30.7 | 34.4 | 38.5 | kHz |
| ABM 突发频率第二上阈值 | VVS = 2.2 V | fBUR(UP2) | 41.8 | 51.2 | 58.9 | kHz |
| ABM 突发频率下阈值 | — | fBUR(LR) | 21.3 | 24.5 | 28.1 | kHz |
| 低功率模式突发频率 | — | fLPM | 23.3 | 25 | 26.9 | kHz |
IPC 输入与 SBP2 模式（IPC INPUT and SBP2 MODE）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| IPC 脚可编程 SBP2 VCST 最高范围 | VIPC = 5 V | VCST_IPC(UP) | 373.8 | 405 | 438.5 | mV |
| IPC 可编程电压与 VCST 之比 | VIPC 在 1.8~3.8 V 之间 | KIPC | 59.3 | 64 | 68.4 | mV/V |
| IPC 脚可编程 SBP2 VCST 最低范围 | VIPC = 1 V | VCST_IPC(LR) | 247.5 | 273 | 307.7 | mV |
| IPC 脚接地时 SBP2 最小 VCST | VIPC = 0 V | VCST_IPC(MIN) | 128.1 | 154 | 191.5 | mV |
| SBP2 中 VIPC 偏置源出电流 | IFB = −85 µA | IIPC(SBP2) | 40.7 | 49 | 55.7 | µA |
| SBP2 突发频率上阈值 | — | fSBP2(UP) | 6 | 8.5 | 13.4 | kHz |
| SBP2 突发频率下阈值 | VIPC = 2 V | fSBP2(LR) | 1 | 1.7 | 2 | kHz |
RUN
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| RUN 脚高电平 | IRUN = −0.2 mA | VRUNH | 4.6 | 4.78 | 5 | V |
| RUN 脚低电平 | IRUN = 1 mA | VRUNL | 0.1 | 0.25 | 0.3 | V |
| RUN 峰值源出电流 | VRUN = 2.3 V | ISRC(RUN) | 33 | 44 | 52 | mA |
| ∥ | VRUN = 3 V | ISRC(RUN) | 14 | 20 | 25 | mA |
| RUN 脚开通上升时间（0 V→2.5 V） | CLOAD = 22 nF，VRUN 从 0 V 到 2.5 V | tR(RUN) | 0.2 | 0.79 | 1 | µs |
| RUN 脚关断下降时间（90%→10%） | CLOAD = 10 pF | tF(RUN) | 20 | 32 | ns |
PWML
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| PWML 脚高电平 | IPWML = −1 mA | VPWMLH | 12.1 | 12.85 | 13.6 | V |
| PWML 脚低电平 | IPWML = 1 mA | VPWMLL | 0.002 | 0.1 | V | |
| PWML 峰值源出电流 (1) | VPWML = 0 V | ISRC(PWML) | 0.25 | 0.5 | 0.8 | A |
| PWML 峰值灌入电流 (1) | VPWML = 13 V | ISNK(PWML) | 1.2 | 1.9 | 2.8 | A |
| PWML 上拉电阻 | IPWML = −20 mA | RSRC(PWML) | 3.1 | 4.3 | 6.1 | Ω |
| PWML 下拉电阻 | IPWML = 20 mA | RSNK(PWML) | 0.5 | 1.1 | 1.9 | Ω |
| PWML 脚开通上升时间（10%→90%） | CLOAD = 1.5 nF | tR(PWML) | 30 | 53 | ns | |
| PWML 脚关断下降时间（90%→10%） | CLOAD = 1.5 nF | tF(PWML) | 9 | 20 | ns | |
| RUN 高到 PWML 高延迟 | VS13 > 11 V | tD(RUN-PWML) | 1.92 | 4.7 | 7.43 | µs |
| LPM 中 PWML 最小导通时间 | VSET = 5 V，IFB = −85 µA，VCS = 1 V | tON(MIN) | 68 | 105 | 180 | ns |
PWMH
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| PWMH 脚高电平 | IPWMH = −1 mA | VPWMHH | 4.39 | 4.66 | 4.83 | V |
| PWMH 脚低电平 | IPWMH = 1 mA | VPWMHL | 0.1 | 0.198 | 0.21 | V |
| PWMH 峰值源出电流 | VPWMH = 2.5 V | ISRC(PWMH) | 16.5 | 21 | 26.2 | mA |
| ∥ | VPWMH = 3.5 V | ISRC(PWMH) | 3.8 | 6 | 7.6 | mA |
| PWMH 脚开通上升时间（10%→90%） | CLOAD = 10 pF | tR(PWMH) | 8 | 24 | ns | |
| PWMH 脚关断下降时间（90%→10%） | CLOAD = 10 pF | tF(PWMH) | 22 | 29 | ns | |
| VS 高与 PWMH 10% 高之间死区 | — | tD(VS-PWMH) | 10 | 18 | 28 | ns |
保护（PROTECTION）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| 过压阈值 | VVS 上升 | VOVP | 4.4 | 4.55 | 4.67 | V |
| 过流阈值 | VCS 上升 | VOCP | 1.14 | 1.22 | 1.27 | V |
| 过功率阈值与峰值功率阈值之比 | VCST(OPP)/VCST(MAX)，及 VCST(OPP)_LV/VCST(MAX)_LV | KOPP-PPL | 0.72 | 0.75 | 0.78 | V/V |
| VS 线检测运行电流 | VS 脚流出电流上升 | IVSL(RUN) | 313 | 365 | 408.6 | µA |
| VS 线检测停止电流 | VS 脚流出电流下降 | IVSL(STOP) | 255 | 305 | 336.4 | µA |
| VS 线检测比 | IVSL(STOP)/IVSL(RUN) | KVSL | 0.72 | 0.836 | 0.9 | A/A |
| CS 脚故障的 RRDM 阈值 | — | RRDM(TH) | 35 | 55 | 70 | kΩ |
| 热关断温度 (1) | 内部结温 | TJ(STOP) | 125 | 162 | °C | |
| OPP 故障定时器 (3) | IFB = 0 A | tOPP | 130 | 164 | 210 | ms |
| 欠压退出（Brown-out）检测延迟时间 | IVSL < IVSL(STOP) | tBO | 28.8 | 55 | 85.2 | ms |
| 检测 CS 脚故障的最大 PWML 导通时间 | VSET = 5 V | tCSF1 | 1.6 | 2.05 | 2.5 | µs |
| 检测 CS 脚故障的最大 PWML 导通时间 | RRDM < RRDM(TH) 且 VSET = 0 V | tCSF0 | 0.85 | 1.05 | 1.27 | µs |
| 故障复位延迟定时器 (3) | OCP、OPP、OVP、SCP 或 CS 脚故障 | tFDR | 1.2 | 1.5 | 2.4 | s |
FLT 输入（FLT INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| NTC 关断电压 | FLT 电压下降 | VNTCTH | 0.47 | 0.5 | 0.52 | V |
| NTC 关断电阻 | RNTC 下降 | RNTCTH | 8.9 | 9.91 | 11.18 | kΩ |
| NTC 恢复电阻 | RNTC 上升 | RNTCR | 21.2 | 23 | 26.4 | kΩ |
| VFLT 在 VIOVPTH 处输入偏置电流 | VFLT = 4.5 V | IFLT | −0.1 | 0 | 0.1 | µA |
| 输入 OVP 关断电压 | FLT 电压上升 | VIOVPTH | 4.3 | 4.5 | 4.67 | V |
| 输入 OVP 迟滞 | FLT 电压下降 | VIOVPR | 57.7 | 74 | 87 | mV |
| NTC 故障延迟时间 | — | tFLT(NTC) | 14 | 50 | 100 | µs |
| 输入 OVP 故障延迟时间 | — | tFLT(IOVP) | 555 | 750 | 917 | µs |
| FLT 脚钳位电压 | IFLT = 150 µA | VFLTZ | 5.08 | 5.5 | 5.61 | V |
RTZ 输入（RTZ INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| tZ 补偿比 | IVSL = −200 µA 时 tZ 与 IVSL = −733 µA 时 tZ 之比 | KTZ | 1.27 | 1.41 | 1.54 | s/s |
| PWMH 低到 PWML 高最大可编程死区 | RRTZ = 280 kΩ，IVSL = −1 mA，VSET = 5 V | tZ(MAX) | 397.8 | 478 | 592.8 | ns |
| PWMH 低到 PWML 高最小可编程死区 | RRTZ = 78.4 kΩ，IVSL = −1 mA，VSET = 0 V | tZ(MIN) | 56.1 | 70 | 89.1 | ns |
| PWMH 低到 PWML 高死区 | IVSL = −200 µA | tZ | 152.2 | 175 | 212.7 | ns |
| ∥ | IVSL = −450 µA | tZ | 129.2 | 150 | 190 | ns |
| ∥ | IVSL = −733 µA | tZ | 109.7 | 125 | 147.2 | ns |
SWS 输入（SWS INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| SWS 零电压阈值 | VSET = 5 V | VTH(SWS) | 8.1 | 8.5 | 9.1 | V |
| ∥ | VSET = 0 V | VTH(SWS) | 3.7 | 4.04 | 4.4 | V |
| SWS 低到 PWML 10% 高时间 | VSWS 从 5 V 阶跃到 0 V | tD(SWS-PWML) | 11.4 | 17 | 26 | ns |
FB 输入（FB INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| 最大控制 FB 电流 | IFB 上升 | IFB(SBP) | 64.2 | 75 | 87.1 | µA |
| 受调节 FB 电压水平 | — | VFB(REG) | 4.02 | 4.25 | 4.53 | V |
| FB 输入电阻 | — | RFBI | 7.4 | 8.3 | 9.6 | kΩ |
| 内部斜坡补偿电流斜率 (1) | — | dICOMP/dt | 0.192 | 0.214 | 0.236 | A/s |
| 内部斜坡补偿电流幅度 | — | ICOMP | 4 | 6.75 | 8 | µA |
RDM 输入（RDM INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| 最大整定下 PWMH 最大宽度 | VSWS = 12 V | tDM(MAX) | 6.0 | 6.95 | 7.53 | µs |
| 最小整定下 PWMH 最小宽度 | VSWS = 0 V | tDM(MIN) | 3.0 | 3.43 | 3.77 | µs |
XCD 输入（XCD INPUT）
| 参数 | 测试条件 | 符号 | MIN | TYP | MAX | 单位 |
|---|---|---|---|---|---|---|
| XCD 下过零阈值 | — | VXCD(LR) | 5.9 | 6.62 | 7.2 | V |
| XCD 上过零阈值 | — | VXCD(UP) | 6.8 | 7.5 | 7.9 | V |
| XCD 等待态漏电流 | VXCD = 15 V | IXCD(0) | 0.3 | 1.7 | µA | |
| 第 1 档 XCD 检测电流 | VXCD = 15 V | IXCD(1) | 0.32 | 0.4 | 0.46 | mA |
| 第 2 档 XCD 检测电流 | VXCD = 15 V | IXCD(2) | 0.61 | 0.775 | 0.91 | mA |
| 第 3 档 XCD 检测电流 | VXCD = 15 V | IXCD(3) | 0.73 | 1.15 | 1.6 | mA |
| 第 4 档 XCD 检测电流 | VXCD = 15 V | IXCD(4) | 1.2 | 1.53 | 1.81 | mA |
| XCD 最大放电电流 | VXCD = 15 V | IXCD(MAX) | 1.65 | 2 | 2.5 | mA |
| XCD OVP 钳位电压 | IXCD = 20 mA | VXCD(OVP) | 23 | 26 | 30 | V |
| 每档 XCD 检测驻留时间 | — | tXCD(STEP) | 9 | 12 | 14.6 | ms |
| XCD 最大放电时间 | — | tXCD(MAX) | 230.4 | 300 | 373.3 | ms |
| XCD 等待时间 | — | tXCD(WAIT) | 700 | 1071 | ms |
(1) 设计保证，未做量产测试。(2) EMI-Dither 功能在 UCC28781A 中禁用。(3) OPP 功能在 UCC28781A 中禁用。
6.6 典型特性曲线（TYPICAL CHARACTERISTICS，图 6-1~6-13 逐图）
条件：VVDD = 20 V，RRDM = 115 kΩ，RRTZ = 140 kΩ，VSET = 0 V，TJ = TA = 25 °C（除非另有说明）。[译注：曲线横轴 “TJ – Temperature (°C)” 提取乱码为 “d u‰ Œ šµŒ ~ö •”，按图题还原。] 图 6-1 VDD 偏置电流 vs VDD 偏置电压（对数纵轴 0.001~10 mA，横轴 0~45 V；曲线 IRUN、IWAIT、IFAULT、ISTART）；
图 6-2 VDD 偏置电流 vs 温度（横轴 −50~125 °C；曲线 IRUN、IRUN(STOP)、IWAIT（图例 IRUN(WAIT)）、IFAULT、ISTART）； 图 6-3 VS 线检测电流 vs 温度（IVSL(RUN)/IVSL(STOP)，纵轴 275~415 µA）； 图 6-4 CS 最大/最小阈值百分比变化 vs 温度（纵轴 −4%~+2%：(VCST(MAX)−0.8 V)/0.8 V 与 (VCST(MIN)−0.15 V)/0.15 V）；
图 6-5 CS 峰值功率阈值（VVS > VVSLV(UP) 即 VCST(MAX)）vs VS 线检测电流（0/−40/125 ℃ 三条，纵轴 0.5~0.9 V，横轴 0~1600 µA）； 图 6-6 CS 峰值功率阈值（VVS < VVSLV(LR) 即 VCST(MAX)_LV）vs VS 线检测电流（同上格式）； 图 6-7 tZ 补偿比（KTZ）vs VS 线检测电流（KTZ at 25/−40/125 ℃，纵轴 0.9~1.5）；
图 6-8 VS 过压阈值（VOVP）vs 温度（纵轴 4.4~4.6 V）； 图 6-9 REF 电压（VREF）vs 温度（纵轴 4.94~5.06 V）；
图 6-10 P13 电压（VP13）vs 温度（纵轴 12.5~13.1 V）； 图 6-11 FLT OTP 阈值 vs 结温（NTC 关断与恢复电阻 RNTCTH/RNTCR，纵轴 5~25 kΩ）；
图 6-12 XCD 阈值 vs 结温（VXCD(UP)/VXCD(LR)，纵轴 6.4~7.6 V）；
图 6-13 XCD 最大放电电流（IXCD(MAX)）vs 结温（纵轴 1.8~2.4 mA）。
7. 详细描述（DETAILED DESCRIPTION）
7.1 概述（OVERVIEW，全译）
UCC28781 是过渡模式（Transition-Mode）零电压开关反激（ZVSF）控制器，配备先进控制方案，显著缩小无源元件体积、实现更高功率密度与更高平均效率。其控制律针对高频单开关反激结构中的硅（Si）与氮化镓（GaN）功率 FET 优化；极轻载突发模式下开关频率可升至 1.5 MHz。[译注：本节称 UVLO 关断阈值 10.5 V，与特性表 VVDD(OFF) typ 10.6 V 不一致，以表为准。] UCC28781 的 ZVSF 控制能对次级侧同步整流开关（QSR）导通时间自动整定：利用接在开关节点电压（VSW）与 SWS 脚之间的独特无损 ZVS 检测网络，在宽工作条件下自适应地让初级主开关（QL）达到目标全 ZVS 或部分 ZVS，同时使环流能量最小。QSR 导通时间逐周期修正，消除了因器件容差、温度与输入/输出电压变化丢失 ZVS 的风险。 PWML（控制 QL）与 PWMH（控制 QSR）间的死区随工作条件做最优调整，使 ZVS 所需环流能量最小；软开关拓扑批量生产的系统效率因此更高、更一致。RTZ、RDM、BUR、IPC、SET 脚的编程特性提供丰富灵活性，在一系列输出功率与工作频率水平上优化功率级效率。 控制器用五种稳态模式在宽负载、宽输入范围最大化效率：1) 较高负载：自适应幅度调制（AAM）调整初级峰值电流；2) 中载：自适应突发模式（ABM）调制每个突发包脉冲数；3) 轻载：低功率模式（LPM）降低每个双脉冲突发包的初级峰值电流；4) 极轻载：待机功率模式 1（SBP1）最小化功率损耗；5) 空载：待机功率模式 2（SBP2）最小化功率损耗。 输出负载阶跃下降、输出电压过冲等瞬态事件期间，VVDD 可能被拉低到接近 10.5 V UVLO 关断阈值[译注：见表 VVDD(OFF) typ 10.6 V]。此时触发第六种非稳态模式——生存模式（Survival Mode, SM），把 VVDD 维持在 13 V 以上，减小维持（hold-up）VDD 电容体积。 除 UCC28781A 外，AAM 中的开关频率抖动功能均有效，帮助降低传导 EMI 噪声并缩小 EMI 滤波器体积。23 kHz 抖动的图样与幅度经过设计，以避开可闻噪声、最小化效率影响，并降低输出电压反馈环响应对 EMI 衰减效果的影响。低线时抖动功能可按欠压进入（brown-in）电压设定编程禁用，在最恶劣的低线效率与 EMI 之间取得设计折中。抖动淡出（dither fading）特性在输出负载接近 AAM/ABM 过渡点时平滑禁用抖动信号。23 kHz 抖动频率足够高，允许用更高的控制环带宽改善负载瞬态响应，同时不失真抖动信号、不损害 EMI 性能。UCC28781A 禁用了频率抖动功能。 ABM、LPM 与两种 SBP 模式中独特的突发模式控制使 ZVSF 功率级轻载效率最大化，同时避免传统突发运行的顾虑（高输出纹波与可闻噪声）。内部斜坡补偿无需外部补偿网络即可稳定突发控制环。突发控制经 RUN 脚提供使能信号，动态管理 SR 栅驱动器静态电流，并自适应禁用 QSR 驱动信号。RUN 与 PWMH 内部驱动器可经小信号二极管向数字隔离器提供并切断 5 V 偏置；S13 脚内部断路开关可直接控制低侧 GaN 驱动器 13 V 偏置的通断。这些电源管理功能把相关器件在突发关断期的静态功耗降到最低，进一步提高轻载效率、降低待机功率。 控制器的 S13 与 IPC 脚能自适应地管理上游 PFC 级，使较高功率应用的轻载效率最大化：ZVSF 控制器处于运行态时 S13 脚向 PFC 控制器提供 13 V 偏置，突发等待态期间切断；极轻载突发频率降低时偏置电压衰减到 UVLO 以下并关闭 PFC，消除 PFC 功耗。 PWML 输出是强驱动器，可驱动高容性负载 Si MOSFET、需连续导通态电流的 GaN GIT 或逻辑输入 GaN 功率 IC。PWML 最大电压钳位在 13 V，以平衡 Si MOSFET 的导通损耗降低与栅电荷损耗。专用驱动地回流脚（PGND）最小化 PWML 栅驱动环路寄生阻抗与噪声耦合，实现更快开关速度与 QL 更低关断损耗。15 ns 短传播延迟与 110 ns 窄最小导通时间实现更精确 ZVS 控制与更高开关频率运行。[译注：特性表无单独 15 ns 传播延迟行（最接近 tD(SWS-PWML) typ 17 ns、tD(CS) typ 26 ns），以表为准。] 初始上电或 VDD 重启期间 ZVSF 停止开关，控制器依靠接在 ZVSF 开关节点与 SWS 脚之间的外部高压耗尽型 MOSFET 来启动 VDD 电源电压——相比传统 VDD 高压启动电阻，以低待机功率开销实现快速启动；P13 脚为耗尽型 FET 栅极供电，使该 MOSFET 同时用于无损 ZVS 检测，避免额外检测器件。 控制器增强的开关控制可缓解暂时性连续导通模式（CCM）期间 SR 承受的过大漏-源电压应力，SR 缓冲电路的功耗可随之降低以提高效率；附加 PWML 时序控制经改进的 VS 脚过零检测（ZCD）方案，避免励磁电流过零前 QL 提前开通。 控制器还集成了更多稳健的保护特性，以最大化系统的可靠性与安全性：有源 X 电容放电、内部软启动、欠压进入/退出（brown in/out）、输出过压（OVP）、输入线过压（IOVP）、输出过功率（OPP，UCC28781A 除外）、系统过温（OTP）、开关过流（OCP）、输出短路保护（SCP）与引脚故障。所有故障响应均为自动恢复——关断时间到后控制器尝试重启。UCC28781A 中 OPP 功能被禁用。 当经 XCD 脚及其外部检测电路检测到交流线电压移除后，X 电容放电功能把 X2 安全电容的残余电压主动放电到安全电平。若交流线电压在移除后两秒内恢复，控制器立即复位故障状态并尝试重启，无需等母线输入电容或 VDD 电容完全放电。把两个 XCD 脚接地即禁用该功能并省去检测电路。与传统反激控制器不同，UCC28781 提供按应用功率等级选用 X 电容放电功能的设计灵活性——该功能与 VDD 启动、欠压进入/退出检测解耦；由于后两个功能分别由 SWS 与 VS 脚实现，即使 XCD 相关元件全部拆除，这两个功能仍然保留。
7.2 功能框图（FUNCTIONAL BLOCK DIAGRAM）
原文第 18 页为功能框图（纯图形，文本提取无内容）：含 UVLO、5 V/13 V 稳压器、峰值电流环、ZVS 鉴别器与死区时间优化器、XCD 控制等模块连接关系，请对照原文 PDF（库内 img/fig_内部框图.png 为框图截图）。
7.3 引脚详细描述（DETAILED PIN DESCRIPTION）
7.3.1 BUR 脚（可编程突发模式）：BUR 脚电压（VBUR）设定 CS 脚目标峰值电流检测阈值 VCST(BUR)，编程 ABM 起始点；VBUR 还决定每个突发包内开关周期的钳位峰值电流水平。VBUR 越高，ABM 在越重负载、越高初级峰值电流下启动——轻载效率更高，但突发模式输出电压纹波更大。因此对 Si 与 GaN 设计，均推荐进入 ABM 的最高负载条件为高线时输出负载的 50%~60%（IO(BUR)）。VBUR 与 VCST(BUR) 间为恒定增益 KBUR-CST，设定 VCST(BUR) 只需正确选配 BUR 脚上的 RBUR1/RBUR2 分压器。VBUR 应设在 0.7~2.4 V：VBUR < 0.7 V 时 VCST(BUR) 保持 0.7 V/KBUR-CST；VBUR > 2.4 V 时保持 2.4 V/KBUR-CST。
$$R_{BUR2}=\frac{R_{BUR1}K_{BUR\text{-}CST}V_{CST(BUR)}}{V_{REF}-K_{BUR\text{-}CST}V_{CST(BUR)}}=\frac{4\times R_{BUR1}V_{CST(BUR)}}{5\,\mathrm{V}-4\times V_{CST(BUR)}} \tag{1}$$
为改善 ABM↔LPM 模式过渡，内部 2.7 µA 电流源（IBUR(LPM)）在 ABM 的 VBUR 设定之上叠加可编程偏移电压 ΔVBUR(LPM)（图 7-1：BUR 脚迟滞电压产生）。ABM 中的 VBUR 经分压器设定，以满足目标平均效率；切到 LPM 时 IBUR(LPM) 使能并流出 BUR 脚，ΔVBUR(LPM) 按 BUR 脚戴维南电阻编程：
$$\Delta V_{BUR(LPM)}=I_{BUR(LPM)}\left(R_{BUR1}//R_{BUR2}\right) \tag{2}$$
VBUR 进入 LPM 抬高后，LPM 初始峰值励磁电流增大、每突发包周期能量更大，输出电压升高会迫使反馈电流增大以恢复调节；更大反馈电流使 UCC28781 保持 LPM，形成迟滞效应。ΔVBUR(LPM) 太小可能造成 LPM/ABM 模式来回切换并产生可闻噪声——建议 ΔVBUR(LPM) > 100 mV。 为最小化外部噪声耦合影响，BUR 脚可能需要滤波电容 CBUR，其设计须把模式过渡期间 ΔVBUR 建立过程的延迟降到最低：建议 CBUR 足够小，保证 ΔVBUR(LPM) 在 40 µs 内建立——对应 LPM 中 25 kHz 突发频率（fLPM）。按三倍 RC 时间常数（阶跃响应建立到稳态 95%）：
$$C_{BUR}\le 40\,\mu\mathrm{s}\times\frac{R_{BUR1}+R_{BUR2}}{3R_{BUR1}R_{BUR2}} \tag{3}$$
为改善 ABM↔AAM 模式过渡，内部 5 µA 下拉电流（IBUR(AAM)）产生可编程偏移电压 ΔVBUR(AAM) 以降低 VBUR（图 7-1）。切到 AAM 后 IBUR(AAM) 使能并流入 BUR 脚：
$$\Delta V_{BUR(AAM)}=I_{BUR(AAM)}\left(R_{BUR1}//R_{BUR2}\right) \tag{4}$$
VBUR 切到 AAM 后降低，AAM 初始峰值励磁电流减小、每周期能量更少，迫使控制器继续运行于 AAM。ΔVBUR(AAM) 太小可能发生 ABM/AAM 模式来回切换，或出现低于 20 kHz 的低频 ABM 突发包并产生可闻噪声——建议 ΔVBUR(AAM) > 150 mV。某些功率级设计中硬开关 LPM 可能覆盖更宽输出负载电流范围，硬开关 LPM 轻载效率可能低于 ZVS 条件 ABM；且当 LPM→ABM 过渡的负载电流太接近 ABM→AAM 过渡的负载电流时，ABM→AAM 过渡可能受影响。 为优化 LPM 输出负载电流范围：更低 VBUR(ABM)、更小 ΔVBUR(LPM)、更大 ROPP 与更小 CCS 都有助于降低 LPM 峰值励磁电流。若 LPM 能量还需降低而 AAM 中 VBUR 受 0.7 V 最小编程电平限制，可考虑图 7-2 的可选应用电路：负载电流减小时每个突发包占空比变小、RUN 脚电压占空比随之变小，CBUR 经 RUN 驱动器、小信号二极管（DBUR）与限流电阻（RRUN）放电；合理选择 RRUN 可在负载接近 ABM→LPM 过渡点时进一步降低 VBUR(ABM)。BUR 脚设置示例：RBUR1 = 182 kΩ，RBUR2 = 37.4 kΩ，CBUR = 330 pF，RRUN = 20 kΩ。 7.3.2 FB 脚（反馈脚）：FB 脚通常经外部限流电阻（RFB）接光耦输出晶体管集电极，RFB 推荐最大 20 kΩ[译注：§8.2.2.5 又按“RFB 应小于最大值 28 kΩ”推导，原文两处不一致，保守取 20 kΩ 或按设计流程核算]。反馈网络见图 7-3。FB 与 REF 脚间必须接高质量陶瓷旁路电容（CFB）把 IFB 与开关噪声去耦，CFB 推荐最小 220 pF。FB 脚内部 8 kΩ 电阻（RFBI）与外部 CFB 构成有效低通滤波器。第 8 节提供 VO 反馈环次级侧补偿网络的详细设计指南，以改善负载瞬态响应并把 ABM 模式 IFB 纹波限制在推荐范围内。 控制器按工作模式解读流出 FB 脚的电流（IFB），以调节输出电压。基于峰值电流控制的 AAM/LPM 中，IFB 被转换为内部峰值电流阈值（VCST），用于调制 CS 脚电流检测信号的幅度：输出电压（VO）低于分流调整器设定调节电平时，IFB 绝对值减小，VCST 升高，向输出输送更多功率。ABM 中由突发控制环接管 VO 调节：VCST 钳位到 VCST(BUR)，IFB 纹波分量参与突发关断时间调制。 图 7-4 说明 ABM 工作原理：一串开关脉冲抬高 VO、增大 IFB；突发结束后负载电流放电输出电容、降低 VO 与 IFB。UCC28781 注入无噪声的内部斜坡补偿电流（ICOMP）并叠加在 IFB 上，以稳定 ABM 运行：RUN 为高时 ICOMP 复位 0 µA；RUN 变低后 ICOMP 以 0.214 A/s 正斜率渐增至 6 µA。IFB 与 ICOMP 之和与 ITH(FB) 比较触发下一次突发事件；ICOMP 的幅度与陡峭斜率把开关纹波与 IOPTO 高频噪声推离 ITH(FB)。 7.3.3 REF 脚（内部 5 V 偏置）：内部 5 V 稳压器输出接 REF 脚，为 UCC28781 内大部分功能块提供偏置电流；需对 AGND 接高质量陶瓷旁路电容（CREF），以去耦开关噪声、降低控制器从等待态切到运行态时的电压瞬变。CREF 最小 0.22 µF，用高品质介电材料（如 X7R）。REF 稳压器输出短路电流（IS(REF)）自限约 17 mA。5 V 偏置仅在 UVLO 电路于 VVDD 达到 VVDD(ON) 使能控制器工作后可用。此脚可实现外部关断：用小信号开关把该脚电压拉到电源良好阈值 4.5 V 以下，控制器停止开关、强制一次 VDD 重启循环并关断 REF 电流。 7.3.4 VDD 脚（器件偏置电源）：VDD 脚是内部 5 V REF 稳压器、内部 13 V P13 稳压器、其他内部基准与欠压锁定（UVLO）电路的主偏置。如图 7-5，接 VDD 脚的 UVLO 电路控制 VDD、P13、SWS 脚间内部功率路径开关，使外部耗尽型 MOSFET（QS）在启动后既能完成 VVDD 启动，又能进行面向 ZVS 控制的开关节点电压（VSW）检测。启动期间 SWS 与 P13 脚连至 VDD 脚，让 QS 从 VSW 给 VDD 电容（CVDD）充电。 VDD 启动完成后 ZVS 鉴别器模块与开关逻辑使能，变压器每周期向输出电容（CO）传送能量，VO 与辅助绕组电压（VAUX）升高；VAUX 足够高后辅助绕组接管 VVDD 供电。UVLO 提供 17 V 开启阈值 VVDD(ON) 与 10.6 V 关断阈值 VVDD(OFF)。固定输出电压设计中，宽 VVDD 范围可容纳更小 CVDD 并支持更短上电延迟。 固定输出电压设计中整流后 VAUX 直接连 VDD 脚。VVDD 达 VVDD(ON) 后内部功率路径开关把 SWS 脚从 VDD 断开，因此 CVDD 必须足够大，在 VO 软启动期间辅助绕组正电压高到足以接管偏置供电前把 VVDD 维持在 VVDD(OFF) 以上。计算最小电容 CVDD(MIN) 时需考虑：运行态开关期间 UCC28781 的灌电流放电效应（IRUN(SW)）、驱动器平均工作电流（IDR）与半桥 FET 平均栅电荷电流（IQg）在整个最长 VO 软启动（tSS(MAX)）序列中的影响：
$$C_{VDD(min)}=\frac{\left(I_{RUN(SW)}+I_{DR}+I_{Qg}\right)\times t_{SS(max)}}{V_{VDD(on)}-V_{VDD(off)}} \tag{5}$$
tSS(MAX) 估算应考虑：变换器次级侧平均软启动电流（ISEC(SS)）、启动期间输出负载电流（IO(SS)，若有）、最大输出电容（CO(MAX)），及启动序列中可能触发的 0.7 ms 超时——按最坏情况在式中计入 1 ms：
$$t_{SS(max)}=\frac{C_{O(max)}\times V_O}{I_{SEC(SS)}-I_{O(SS)}}+1\,\mathrm{ms} \tag{6}$$
VO 软启动序列期间 VCST 达到 CS 脚最大电流阈值 VCST(MAX)，故母线输入电容最小电压（VBULK(MIN)）下 ISEC(SS) 可近似为：
$$I_{SEC(SS)}=\frac{N_{PS}\times V_{CST(max)}}{2\times R_{CS}}\times\frac{V_{BULK(min)}}{V_{BULK(min)}+N_{PS}\times V_O+V_F} \tag{7}$$
其中：RCS 为电流检测电阻；NPS 为初级对次级匝比；VF 为次级整流器正向压降。 7.3.5 P13 与 SWS 脚：P13 脚为耗尽型 MOSFET（QS）栅极提供稳压偏置，使 QS 既承担 VVDD 启动，又经 SWS 脚从高压开关节点（VSW）做无损 ZVS 检测。VVDD 启动期间，UVLO 电路控制两个功率路径开关把 SWS 与 P13 脚经两个内部限流电阻（RDDS 与 RDDH）连到 VDD 脚（图 7-5：VDD 启动电路工作）。此配置中 QS 相当于给 CVDD 充电的电流源：VVDD < 1.8 V 时 RDDS 设 5 kΩ，限制 VDD 对地短路故障时的最大故障电流；VVDD > 1.8 V 时 RDDS 降为 500 Ω 加快 VVDD 充电。最大充电电流（ISWS）受 RDDS、SWS 脚到 QS 的外部串联电阻（RSWS）与 QS 阈值电压（VTH(QS)）影响：
$$I_{SWS}=\frac{V_{TH(Q_S)}}{R_{DDS}+R_{SWS}} \tag{8}$$
VVDD 达 VVDD(ON) 后两个功率路径开关断开 SWS、P13 与 VDD 连接；第三个功率路径开关把内部 13 V 稳压器接到 P13 脚，配置 QS 执行无损 ZVS 检测。QS 栅极固定为 13 V：QS 漏极电压高于 VTH(QS) 与 13 V 栅压之和时 QS 关断，源极电压不再跟随漏极变化——该栅控方式使 QS 成为漏极接 VSW 的高压阻断器件。控制器开关时，只要 VSW 低于 13 V，QS 导通迫使源极电压跟随 VSW，使源极电压在低电压段成为 VSW 波形的复制品（图 7-6：复用 VDD 启动电路的 ZVS 检测）。 监测 VSW 波形的有限窗口对 UCC28781 ZVS 控制已足够：ZVS 整定阈值（VTH(SWS)）VSET = 5 V 时设 8.5 V、VSET = 0 V 时设 4 V。8.5 V 阈值是内部自适应 ZVS 控制环用 Si 初级开关实现部分 ZVS 的自动整定目标；全 ZVS 更适合 GaN 初级开关，4 V 阈值帮助补偿 VSW 到 SWS 脚的检测延迟。 内部 13 V 稳压器需 P13 到 AGND 间高质量陶瓷旁路电容（CP13）做噪声滤波并为 P13 稳压器提供补偿。CP13 最小 1 µF，推荐 25 V 耐压以上 X7R。VVDD 启动期间 P13 脚开路或对 AGND 短路、或运行态下 VP13 过冲高于 VP13(OV)（15 V）时，控制器进入故障状态。P13 稳压器输出短路电流（IP13(MAX)）自限约 130 mA[译注：表 IP13(MAX) typ 133 mA，取整差异]。 由于 P13 接口到外部耗尽型 FET，输入浪涌或 EFT 测试期间耗尽型 FET 的 Cgd 可能向 P13 注入电荷造成过压应力；此时建议在 P13 脚放 18 V 稳压二极管（DP13）把电压钳位在绝对最大额定值以下[译注：表 5-1 与 §7.4.13.2 推荐 20 V 稳压管，原文 18 V/20 V 不一致]。 AAM/ABM 期间若负励磁电流足够大，GaN 器件可能在每周期开通前进入反向导通，VSW 可能短暂处于 −5 V 左右，并反映到 SWS 脚上。UCC28781 的 SWS 脚设计可承受 −6 V（连续）与 −10 V（瞬态）应力，增强了 GaN 功率级运行的稳健性。 此期间 QS 导通，其导通电阻压降足够大时体二极管可能短时导通；外部 RSWS 可限制流过 QS 体二极管的正向电流，显著降低体二极管反向恢复电荷。RSWS 过大则削弱 CVDD 启动充电电流、延长启动时间。RSWS 可预期略高于 500 Ω。应在 BSS126 栅-源间加小型背靠背 TVS：钳位电压低于 BSS126 栅-源电压额定值且不在 15 V 以下导通。 RSWS 与 SWS 脚到母线输入电容地之间的陶瓷电容（CSWS）构成小检测延迟，帮助内部检测电路正确识别 ZVS 特征；该延迟确保 VS 脚 ZCD 检测早于 SWS 脚 ZVS 检测，使 ZVS 控制向正确方向自动整定 PWMH 导通时间。CSWS 最小 22 pF。 7.3.6 S13 脚：如图 7-7（GaN 功率 IC 与 PFC 控制器的电源管理功能），S13 脚（开关型 13 V 电源轨）用于对初级侧 GaN 功率 IC 做偏置电源管理，示例中还同时为 PFC 控制器供电，把对“微载输入功率”与“待机功率”的损耗贡献降到最低。 S13 由 P13 经内部 2.8 Ω 开关供电（受 RUN 控制）。图 7-8（S13 脚上电时序）：RUN 为高时 S13 去耦电容充到 13 V，充电电流由内部软启动限流器控制；S13 电压须升到 10 V 电源良好阈值（VS13(OK)）以上才能启动每个突发周期的 PWML 开关。RUN 为低时 VS13 被 S13 负载放电。S13 上 GaN 功率 IC 上电延迟必须小于 2 µs 才能及时响应 PWML；否则 VDD 或 P13 可能是更适合的偏置电源（但等待态功耗变差）。推荐 CS13(ZVSF) 用 22 nF 陶瓷电容。若不用 S13 脚，可把 S13 接到 P13 脚，消除每个低频突发周期中 PWML 开关受到的延迟影响。 S13 同时为 GaN 功率 IC 与 PFC 控制器供电时，需要在 S13 与 PFC 偏置 VCC 之间接低压整流二极管（DS13），使各被供电控制器的本地去耦电容相互隔离：PFC 去耦电容（CS13(PFC)）通常大于 GaN 功率 IC 的，使 GaN 功率 IC 偏置放电更快而不影响 PFC 偏置电压与输出调节。S13 只为 PFC 供电时不需要整流二极管。 启动期间 VDD 达 VVDD(ON) 前 S13 开关保持关断，S13 脚负载不消耗从 SWS 流向 VDD 的 VDD 电容充电电流，实现快速启动序列；此条件下 PFC 关闭，PFC 母线电压低于 400 V。 7.3.7 IPC 脚（智能功率控制脚）：某些条件下 IPC 脚经内部电流源提供 50 µA 电流（IIPC(SBP2)），由图 7-9（IPC 脚电流源控制电路图）逻辑控制。在退磁时间内对 VS 脚电压采样，可获得反射输出电压（NVO）的指示：VS 脚电压低于 2.4 V LV 模式下阈值（VVSLV(LR)）时 LOW_NVO 逻辑信号拉高，电流源在所有正常控制模式（SBP1、SBP2、LPM、ABM、AAM）运行态使能；VS 采样电压高于 2.5 V LV 模式上阈值（VVSLV(UP)）时 LOW_NVO 变低——LOW_NVO = 0 V 情况下 50 µA 电流源仅在 SBP2 运行态使能。为最小化待机功率，任何控制模式等待态期间 50 µA 电流源总是禁用；若 VVDD 跌破生存模式的 13 V 阈值，INT_STOP 逻辑拉高，生存模式运行期间电流源禁用（无论 VVS 电平）。 多功能 IPC 脚可通过编程实现以下一项或多项收益：1) 特殊轻载与待机条件降低输入功率；2) 改善较低输出电压（如 5 V、9 V）轻载效率；3) 降低较低输出电压的突发模式输出纹波；4) 降低较低输出电压的过功率限值；5) 与 S13 脚一起对 PFC 控制器做电源管理。 收益 1：RIPC 从 IPC 接 AGND，50 µA 电流源在 RIPC 上建立电压（VIPC），用于编程提升极轻载下 CS 脚的初级峰值电流阈值，SBP2 模式中 VIPC 与 CS 阈值（VCST_IPC）的传递函数见图 7-10（编程 SBP2 峰值电流阈值的 IPC 传递函数：0.4 V/0.27 V/0.15 V，转折 0.9/1.8/3.8 V）。合理选择 RIPC 对地阻值可进一步降低 SBP2 突发频率，实现微载功率与待机功率目标。VIPC < 0.9 V（或 IPC 对 AGND 短路）时 VCST_IPC 保持最小值 0.15 V；VIPC 在 0.9~1.8 V 时钳位 0.27 V；1.8~3.8 V 时有 0.27~0.4 V 线性可编程范围；VIPC > 3.8 V 时保持钳位 0.4 V。注意：较高 VCST_IPC 设定在某些情况下可能在深轻载引入更高输出纹波或引发可闻噪声。 由于 IPC 电流源使能状态含有来自 LOW_NVO 逻辑状态的输出电压信息，IPC 脚可进一步优化宽输出电压范围功率级的性能。收益 2/3/4：RIPC 接在 IPC 与 CS 脚之间，电流源在 VVS < 2.4 V 时于 ROPP 上产生附加的 CS 脚偏移电压。CS 偏移更高时，VCST 的工作范围高于功率级的实际峰值电流，迫使控制器在更宽的实际输出负载范围内运行于 AAM，并把突发模式阈值压到更低功率水平。图 7-11（来自 IPC 脚的 CS 脚偏移电压的影响）展示 RIPC 设定相同时 IPC 接 CS 的副作用：SBP2 运行态使能 50 µA 时，IPC 接 CS 使峰值励磁电流更低、SBP2 突发频率更高，削弱了待机功率的改善——因此需要更大的 RIPC 来提高 VCST_IPC，补偿峰值电流变化。 收益 5：IPC 脚还可在全部负载条件下禁用 PFC 控制器（若使用的话），进一步改善较低输出电压下的轻载效率。如图 7-7，二极管 DIPC 与 RIPC 串联接于 IPC 与 CS 之间，IPC 上建立的 VIPC 驱动小信号开关 QIPC 禁用 PFC 控制器（如 UCC28056）：VIPC 高于其阈值电压时 QIPC 拉低 PFC COMP 脚电压禁用其开关；结果 PFC 输出电压从典型 400 V 调节电平跌落到交流线峰值，降低母线电压、减少 ZVS 能量、提高低输出电压功率级效率；PFC 功率级损耗同时从效率方程剔除。元件设计示例：CS13(ZVSF) = 22 nF，CS13(PFC) = 0.22 µF，CIPC = 10 nF，RIPC = 69.8 kΩ，RIPC2 = 10 MΩ，RIPC3 = 20 kΩ。选 QIPC 阈值电压小于 1.5 V，以保证在极低突发频率下 VIPC 也足以实现低导通电阻（RDS(on)）。 7.3.8 RUN 脚（驱动器与隔离器偏置源）：RUN 脚是逻辑电平输出，高电平使能 PWM 开关；RUN 为低时所有 PWML/PWMH 开关禁用，控制器进入低电流等待态。除使能开关外，RUN 还能输出可观电流为外部栅驱动器供电并在数字隔离器初级侧执行电源管理：需要驱动器工作时输出 5 V 逻辑高；需要禁用时下拉到 0.5 V 以下。任何突发模式关断期内 RUN 作为电源管理功能动态降低隔离器/驱动器静态偏置电流，进一步改善轻载效率、最小化待机功率。 RUN 变高且电压低于 3 V 时，内部 P13 稳压器提供 44 mA 峰值上拉电流，快速把数字隔离器初级去耦电容充到其 UVLO(ON) 阈值以上；RUN 变低时肖特基二极管阻止放电。RUN 电压高于 3 V 后 P13 停止供电、上拉改由 REF 稳压器提供，峰值驱动能力受限以避免触发 REF 过流保护。长时间突发关断期 RUN 为低时，数字隔离器去耦电容逐渐放电到其 UVLO(OFF) 阈值以下，隔离器功耗最小化。图 7-12（电源管理电路）与图 7-13（电源管理波形）展示 RUN/PWMH 经 DRUN、CRUN、数字隔离器 VCC1 的连接与 VCC1(UVLO+) 波形。 每个突发包中 RUN 变高到第一个 PWML 脉冲变高之间有三个延迟：第一是固定 2.2 µs 延迟，为控制器与栅驱动器从等待态到运行态的“唤醒”时间；第二项受 S13 脚 10 V 电源良好阈值的门控——S13 电压超过 10 V 之前 PWML 不会变高；第三是又一个 2.2 µs 超时（即电气表 tZC），通过等待辅助绕组电压（VAUX）的过零检测（ZCD）使每个突发包第一个开关周期的低侧开关在开关节点电压（VSW）DCM 振铃谷点附近开通。tZC 超时前（VS 输入上）检测到 ZCD 则 PWML 立即驱动；未检测到则 tZC 到期后驱动。前两个延迟可并行，第三个串行。因此 VS13 > 10 V 且 2.2 µs 唤醒后立即检测到 ZCD 时最小总延迟典型为 2.2 µs[译注：表 tZC typ 2.3 µs，取整差异]；VS13 < 10 V 时全温度范围带容差总延迟见表 tD(RUN-PWML)。 7.3.9 PWMH 与 AGND 脚：PWMH 脚经外部隔离栅驱动器控制 SR MOSFET 栅极，也可为栅驱动器初级侧供电。PWMH 驱动器地回流以 AGND 为参考；PWMH 最大电压钳位到 5 V REF 电平。PWMH 变高且电压低于 3 V 时 P13 稳压器可提供最多 21 mA 峰值上拉电流；高于 3 V 后上拉改由 REF 稳压器提供，峰值驱动能力限制在 6 mA 以下以避免触发 REF 过流保护。 如图 7-12，每个突发周期开始时 RUN 驱动器先经一只小信号二极管为数字隔离器去耦电容充电，PWMH 的源出电流足以把控制信号发送到隔离器，并经另一只小信号二极管与 RUN 驱动器同时供给隔离器连续工作电流。PWMH 的高峰值驱动能力带来灵活性，可经光耦兼容输入的数字隔离栅驱动器传输信号。应谨慎选择输入/输出两侧上电延迟都最小的隔离栅驱动器，以免丢失多个用于 SR 控制的 PWMH 脉冲。 AGND 脚是所有模拟控制信号、RUN 与 PWMH 驱动器的地回流，布局时必须与 PGND、功率级地等其他噪声地回流仔细分离；散热焊盘应直接接 AGND 脚并可作相关外部元件的开尔文连接点。接地布局指南与噪声去耦技术详见 §10.1。 7.3.10 PWML 与 PGND 脚：PWML 脚是初级侧开关栅驱动输出，地回流以 PGND 为参考。0.5 A 峰值源出与 1.9 A 峰值灌入的强驱动器可控制栅-源电容较大的硅 MOSFET、共源共栅 GaN、需连续导通态电流的 E 模 GIT GaN 或逻辑 PWM 输入 GaN 功率 IC。 PWML 最大电压钳位到 P13 脚电压：13 V 钳位栅压为低导通电阻与更低栅驱动损耗提供最优栅驱动。外部栅电阻并联快恢复二极管可在不牺牲关断开关损耗的前提下进一步降低开通速度；初级开关开通较慢可缓解深轻载下 SR 被禁用时次级整流器承受的电压应力，并把开关节点 dV/dt 降到安全水平、降低对高压隔离 SR 驱动器的应力。应在 P13 与 PGND 脚间放置容量远大于 PWML 容性负载的去耦电容，为栅驱动环路去耦，支持更高开关频率。PWML 驱动器 15 ns 传播延迟支持更高频率运行与更一致 ZVS 开关[译注：同 §7.1，特性表无 15 ns 独立行，以表为准]。 图 7-14（驱动 GIT GaN 器件）与图 7-15（驱动 Si MOSFET）为 PWML 驱动网络示例。GIT GaN 情形：RG2 控制开通速度，DG1/DG2 两只快恢复二极管维持关断速度，RG1 提供连续驱动通路维持 GIT GaN 导通态与低 RDS(on)，CG 用于避免 RG2 过小而影响导通态电流；PGND 可直接接 GIT GaN 的独立源极端子实现开尔文连接，从而把驱动回路的寄生电感解耦。 PGND 与模拟控制信号地回流脚（AGND）间包含内部低压电平移位器，PGND 可单独接 Si MOSFET（QL）源极实现开尔文连接（图 7-15）。硬开关时开关节点集总寄生电容放电在 RCS 上产生正电压尖峰；软开关时流过 RCS 的负励磁电流在 RCS 上产生负电压尖峰。电平移位器的设计可承受 PGND 与 AGND 脚间 5 V 正瞬态尖峰与 −1 V 负应力。 7.3.11 SET 脚：由于 Si 与 GaN 功率 FET 电容非线性不同、驱动器传播延迟不同，SET 脚为两种功率级分别编程 UCC28781 的关键参数。第一，设定 SWS 输入脚零电压阈值（VTH(SWS)）为 ZVS 控制两种自动整定目标之一：SET 接 AGND 时 VTH(SWS) 为低电平 4 V，实现全 ZVS——开关节点电压降到接近 0 V 时开通低侧开关（QL）；SET 接 REF 时 VTH(SWS) 为 8.5 V，实现部分 ZVS——QL 在 8.5 V 左右开通。第二，选择电流检测前沿消隐时间（tCSLEB）适配不同栅驱动器延迟：VSET = 0 V 时 110 ns、VSET = 5 V 时 190 ns[译注：表 typ 108/190 ns，取整差异，以表为准]。第三，低功率模式与待机功率模式中 PWML 最小导通时间（tON(MIN)）：VSET = 0 V 时 110 ns、VSET = 5 V 时 100 ns[译注：表（VSET = 5 V 条件）typ 105 ns，取整差异，以表为准]。第四，调整了检测 CS 脚故障的最大 PWML 导通时间（tCSF）：VSET = 5 V 的 tCSF（tCSF1）设 2 µs；VSET = 0 V 的 tCSF（tCSF0）取决于 RRDM：RRDM ≥ RRDM(TH) 时 tCSF0 为 2 µs，RRDM < RRDM(TH) 时为 1 µs。 7.3.12 RTZ 脚（设定过渡到零的时间延迟）：PWMH 下降沿与 PWML 上升沿之间的死区（tZ）是等待 VSW 从高电平过渡到目标 ZVS 点的时间。最优 tZ 随 VBULK 变化，内部死区优化器在 VBULK 低于输入母线电容最高电压（VBULK(MAX)）时自动延长 tZ：与宽输入范围固定死区相比，ZVS 环流能量进一步降低、低线效率更高。RTZ 脚电阻（RRTZ）用来编程 VBULK(MAX) 处的最小 tZ（tZ(MIN)），即同步整流驱动器传播延迟（tD(DR)）与 VSW 下降沿最小谐振过渡时间（tLC(MIN)）之和：
$$R_{RTZ}=K_{RTZ}\times t_{Z(min)}=K_{RTZ}\times\left(t_{D(DR)}+t_{LC(min)}\right) \tag{9}$$
其中：VSET = 0 V 时 KRTZ = 11.2 × 10¹¹（单位 F⁻¹）；VSET = 5 V 时 KRTZ = 5.6 × 10¹¹（单位 F⁻¹）。 如图 7-16（VSW 下降沿过渡的 RTZ 设置：VSW 从 NPS(VO+VF) 向 VBULK(MAX) 谐振下降，IM/IM-，tD(DR)/tLC(MIN)/tZ(MIN)），PWMH 经 tD(DR) 延迟关断 QSR 后，负励磁电流（iM-）成为由励磁电感（LM）与开关节点电容（CSW）构成的谐振腔初始条件。CSW 是开关节点总容性负载：初级开关结电容（COSS）、反射次级侧电容、变压器绕组间电容、缓冲电容及开关节点到地 PCB 走线寄生电容。与传统谷底开关反激变换器不同，高线时变换器[译注：原文 “Zconverter” 为排版粘连，应为 converter]的谐振并不从正弦轨迹峰值开始——VSW 过渡时间小于半个谐振周期。下式对用于 RRTZ 计算的过渡时间做了量化，其中反余弦项表示谐振开始时的初始角：例如 VBULK(MAX) = 375 V、VO = 20 V、NPS = 5 时 π 减去反余弦项约为 0.585π，接近四分之一谐振周期：
$$t_{LC(MIN)}=\left[\pi-\cos^{-1}\left(\frac{N_{PS}(V_O+V_F)}{V_{BULK(MAX)}}\right)\right]\times\sqrt{L_M C_{SW}} \tag{10}$$
7.3.13 RDM 脚（设定面向 ZVS 整定的合成退磁时间）：RRDM 电阻向 tDM 优化器提供功率级信息，在给定 tZ 放电时间内自动整定 PWMH 导通时间以实现 ZVS。下式基于初级励磁电感（LM）、辅助对初级匝比（NA/NP）、辅助绕组到 VS 脚分压电阻（RVS1 与 RVS2）及电流检测电阻（RCS）计算阻值。其中 LM 的容差通常最宽，贡献的变化最大；优化器的 PWMH 导通时间整定范围足够宽，可覆盖容差误差，故用典型值计算即可：
$$R_{RDM}=\frac{N_A\times R_{VS2}}{N_P\times\left(R_{VS1}+R_{VS2}\right)}\times\frac{K_{DM}\times L_M}{R_{CS}} \tag{11}$$
其中：VSET = 5 V 与 VSET = 0 V 两种情况下 KDM 均为 5.0 × 10⁹（单位 F⁻¹）。 7.3.14 XCD 脚：XCD 脚与推荐外部检测电路（图 7-17 X 电容放电电路）配合执行 X 电容放电功能。
注意：XCD 应用电路必须接交流输入而非直流输入，避免反复使能放电电流对检测元件造成热应力。
若不需要 XCD 功能，直接把两个 XCD 脚短接到 AGND，即可禁用 XCD 脚功能，控制器等待态电流进一步降低；外部检测电路必须拆除（图 7-18 禁用 XCD 功能）。 第一套电路构成放电路径：两只高压整流二极管阳极分别接 X 电容两端，两阴极汇合接 26 kΩ 限流电阻（RXCD），再由高压耗尽型 MOSFET（QXCD）漏-源把电阻耦合到 XCD 脚。RXCD 需承受 XCD 脚电流的高压降，为此用两只 1206 封装 13 kΩ SMD 电阻串联（总 26 kΩ）以满足电压降额；高压阻断器件需选 600 V 耐压 MOSFET（如 BSS126）；MOSFET 栅接 P13 脚，XCD 脚最高电压限于 P13 电压与 BSS126 阈值电压之和——该电平在 6.5 V 线过零（LZC）阈值之上留有足够余量[译注：正文 LZC 阈值 6.5 V，表 VXCD(LR) typ 6.62 V / VXCD(UP) typ 7.5 V，以表为准]。 单故障事件（一个 XCD 脚失效开路）时冗余 XCD 脚维持放电功能；BSS126 单故障（漏-源失效短路）时，内部 26 V 钳位可保护 XCD 脚不超过其电压额定值。RXCD 把故障电流限制在最大钳位能力以下，同时其阻值不应削弱正常放电电流——总阻值 26 kΩ ±5% 同时满足两项要求。内部钳位还能耗散部分积聚在 XCD 脚上的线路浪涌能量，把脚电压限制在其 30 V 额定值以下。 交流线断开后，桥式整流器交流侧 EMI 滤波器中的 X 电容必须有手段在规定时间内把残余电压放电到安全电平。通常在电容上并联高压放电电阻组构成放电路径，电阻值按在规定时间内放空电容来选择；但电容足够大时所需更低放电电阻会增大待机功率。控制器提供最大 2 mA 放电电流的有源 X 电容放电功能来降低待机功率，放电电流仅在满足交流线移除检测判据时才使能。XCD 脚上 6.5 V LZC 阈值检测交流线存在；84 ms 检测超时期内未出现 LZC 时放电电流使能最长 300 ms，随后 700 ms 无电流消隐。为可靠检测过零并节省功耗，84 ms 检测时间内产生图 7-19（面向 X 电容放电功能的 XCD 脚阶梯电流波形：IXCD(0)→(1)→(2)→(3)→(4)→IXCD(MAX)，7 × tXCD(STEP)、tXCD(MAX)、tXCD(WAIT)）所示阶梯测试电流。最坏情况下的放电电流与时序经过设计，可放空最大 1 µF 的 X 电容。 四档测试电流用于在宽线电压范围内克服桥式二极管漏电流的影响：12 ms 期内测试电流不足时二极管漏电流会阻止 XCD 电压接近 6.5 V LZC 阈值。更高的交流线电压或更高的二极管结温需要更高的测试电流（漏电流增大）。交流线连接时四档阶梯电流与 LZC 检测完成后的 700 ms 超时把从交流电网吸取的平均电流（静态功耗）最小化。前三档中，每个 12 ms 超时事件都会让测试电流升高一档；最后一档测试电流须在无 LZC 下维持 48 ms，然后触发 2 mA 放电模式。只要检测到 LZC，更高档测试电流即中止并启动 700 ms 等待态。图 7-20（XCD 脚功能状态图：12 ms 等待→12 ms LZC 检测 IXCD(1)~(3)→48 ms LZC 检测 IXCD(4)→XCD_LATCH 置位→300 ms 放电 IXCD(MAX)→700 ms 消隐/等待，LZC = 1 或首次 VVDD 启动后 VXCD > 4 V 等分支）为 X 电容放电流程图；XCD-LATCH 是确认交流线丢失时置位的锁存器，置位后允许 X 电容放电进行。 任何系统保护触发时变换器开关终止，VVDD 在 VVDD(ON) 与 VVDD(OFF) 间重启循环；此模式下 XCD 脚功能继续运行，因为其内部电路由 VVDD（而非 VREF）单独供电。
把 XCD 脚短接到 AGND 即禁用 XCD 功能。VVDD 首次达到 VVDD(ON) 后，XCD 脚会输出 80 µA 测试电流，以可靠识别 XCD 脚对 AGND 的低阻抗短接。若 XCD 对 AGND 短路，任何通往 L/N 的通路都必须断开，以防 RXCD 过热。RUN 脚首次拉高之前 VXCD 低于 4 V 时，XCD 功能被禁用且内部电路停止从 VVDD 拉电流。 7.3.15 CS、VS 与 FLT 脚：CS 脚是电流检测输入，内部峰值电流控制环限制最高励磁电流（不同工作模式峰值电流变化见 §7.4.4）。VS 脚是多功能检测输入，经辅助绕组电压检测输入电压、输出电压并做过零检测（ZCD），以优化 ZVSF 性能并提供关键保护。FLT 脚是双用途故障检测脚：按外部电路配置用于过温保护或输入过压保护。三脚系统保护功能见 §7.4.12。
7.4 器件功能模式（DEVICE FUNCTIONAL MODES）
7.4.1 带自动整定的自适应 ZVS 控制：图 7-21（自适应 ZVS 控制框图：SET/VS/RTZ→自适应 ZVS 控制（tDM 优化器、ZVS 鉴别器、峰值电流环）→PWMH/PWML→隔离驱动器→QL→VSW→HV 检测→SWS/P13，LK/NP:NS、LM/RCo/RO/CO）为解释 UCC28781 ZVS 控制的简化框图。高压检测网络提供开关节点电压波形（VSW）的复制品，其“可见”低电压范围限于 SWS 脚可承受范围。ZVS 鉴别器识别 ZVS 条件并确定 PWMH 导通时间（tDM）调整方向：检测 VSW 是否在 tZ 内达到预定的 ZVS 阈值 VTH(SWS)——tZ 是由 PWMH 到 PWML 死区优化器控制的 VSW 目标零电压过渡时间。
如图 7-21 虚线所示，当前开关周期中 VSW 在 tZ 到期后未达到 VTH(SWS)，ZVS 鉴别器发出 TUNE 信号增大下一周期（实线）tDM，使负励磁电流（IM-）增大，在同一 tZ 内把 VSW 拉到更低电平。几个开关周期后 tDM 优化器稳定并锁定低侧开关（QL）的 ZVS 运行。稳态下 tDM 有微调——即 ZVS 整定环最低有效位（LSB）；每周期这一 tDM 微小变化不足以使工作点显著偏离期望值。图 7-22（自适应 ZVS 控制的自动整定过程：PWML/PWMH、IM 0~1.2 A、VSWS 0~18 V、VSW 0~400 V，5 µs/div，三阶段）展示 ZVS 控制锁定 ZVS 的速度：ZVS 环稳定前控制器以谷底开关模式启动（tDM 不够长、IM- 不足）；15 个开关周期内 ZVS 整定环稳定并开始以 LSB 步进切换 tDM。
7.4.2 死区时间优化：图 7-21 中死区优化器控制两个死区：PWMH 下降沿到 PWML 上升沿的死区（tZ），及 PWML 下降沿到 PWMH 上升沿的死区（tD(PWML-H)）。 tZ 的自适应控制律利用线前馈信号：随 VBULK 降低而延长 tZ（图 7-23 面向宽输入电压范围优化的 tZ 控制：tZ(IVSL) 在 233 µA~666 µA 间从 140% 降到 100%）。QL 导通时，VS 脚经辅助绕组电压（VAUX）检测 VBULK：辅助绕组产生流出 VS 脚、流经 VS 分压器上端电阻（RVS1）的线检测电流（IVSL）。最小 tZ（tZ(MIN)）由 RTZ 脚在 VBULK(MAX) 处设定；IVSL 低于 666 µA 时 tZ 线性增大，最大延长到 tZ(MIN) 的 140%。 tD(PWML-H) 的控制律随开关节点电压斜率变化自适应、与 SET 脚电压无关（图 7-24 面向 GaN 与 Si FET 优化的 tD(PWML-H) 控制：重载/轻载对应不同 tD(PWML-H)）。 7.4.3 EMI 抖动与抖动淡出功能
注意：UCC28781A 中频率抖动功能始终禁用，本节不适用。
AAM 中的频率抖动降低传导 EMI 噪声、缩小 EMI 滤波器体积。传统抖动载波频率在数百 Hz 量级；当控制环带宽为改善负载瞬态响应而推高时，控制环能纠正抖动信号的扰动、削弱 EMI 频率扩展效果；把抖动频率提高到数 kHz 虽可降低控制环影响，又会产生可闻噪声。UCC28781 能在 AAM 中以更高开关频率运行，抖动频率可优化设定在 23 kHz，既避开可闻噪声又降低环路响应对 EMI 衰减的影响。 UCC28781 增强了 ZVS 控制环的响应，使强 EMI 抖动下大多数开关周期仍维持 ZVS 性能：三角抖动信号叠加在反馈电压信号 VCST 上，新颖的前馈控制方法让 ZVS 环能更快纠正时序误差，ZVS 得以维持、效率不受损。 传统抖动幅度在整个输出电压范围固定：较高输出电压下需输送更高功率、EMI 更严重，因此需要更强的抖动信号；较低输出电压下输出纹波规格严苛得多，强抖动可能加剧输出电压纹波，形成设计折中。UCC28781 按输出电压电平自动调整两级抖动幅度：低输出电压下可降低扰动引起的输出纹波，以满足更严格的纹波要求；高输出电压下仍施加强抖动，获得更好的 EMI 性能。具体而言：退磁时间内 VVS 低于 2.4 V 时（LOW_NVO 为高）CS 脚峰峰值抖动幅度降到约 36 mV；VVS 高于 2.5 V 时增大到约 98 mV[译注：表 VCST(EMI) typ 96 mV / VCST(EMI)_LV typ 36 mV，正文 98 mV 与表有差异，以表为准]。 低线效率通常决定功率级的热限，使能 EMI 抖动后效率进一步下降。低线时母线电容纹波电压比高线大，且 AAM 强制变频运行，即使不加内部 EMI 抖动，线频本身也会造成自然抖动频率。因此借助 AAM，低线时抖动功能可按欠压进入电压设定禁用，在最恶劣低线效率与 EMI 之间提供设计折中：iVSL 高于 646 µA 时 EMI 抖动使能；低于 580 µA 时禁用。若欠压进入点设在 75 Vac，则 90 Vac 与 115 Vac 下 EMI 抖动都被禁用。 抖动淡出特性允许在输出负载电流接近 AAM/ABM 过渡点时平滑禁用抖动信号。如图 7-25（AAM 中的抖动淡出特性），VCST(MAX) 与 VCST(BUR) 用作扰动 VCST 信号的两个电压钳位目标：VCST 到达 VCST(MAX) 时纹波顶部被内部钳位电路削顶，消除 EMI 抖动对峰值功率能力的影响；VCST 到达 VCST(BUR) 时纹波底部被另一内部钳位电路削底，消除 EMI 抖动对 ABM 波形的影响。 7.4.4 全负载范围控制律：UCC28781 提供六种工作模式（表 7-1）。从重载开始：AAM 强制 PWML 与 PWMH 互补开关且 ZVS 整定使能；ABM 生成一组 PWML/PWMH 脉冲作为突发包，并调整突发关断时间来调节输出电压，同时把突发频率变化限制在 20 kHz 以上（通过调整每包脉冲数来缓解可闻噪声、降低突发输出纹波）；LPM、SBP1、SBP2 中 PWMH 与 ZVS 整定环禁用，变换器以谷底开关模式运行；生存模式用于在长时间无开关期间把 VVDD 维持在 VVDD(OFF) 以上。 表 7-1 功能模式（全表）
| 模式 | 名称 | 运行方式 | PWMH | ZVS |
|---|---|---|---|---|
| AAM | 自适应幅度调制 | PWML 与 PWMH 互补开关 | 使能 | 是 |
| ABM | 自适应突发模式 | fBUR 可变 > fBUR(LR)，PWML 与 PWMH 互补开关 | 使能 | 是 |
| LPM | 低功率模式 | 固定 fBUR ≈ fLPM，谷底开关 | 禁用 | 否 |
| SBP1 | 第一待机功率模式 | fBUR 在 fSBP2(LR) 与 fSBP2(UP) 之间可变，谷底开关 | 禁用 | 否 |
| SBP2 | 第二待机功率模式 | VBUR < 0.9 V 时 fBUR 可变 < fSBP2(UP)；VBUR > 0.9 V 时 fBUR 可变 < fSBP2(LR)；均为谷底开关 | 禁用 | 否 |
| INT_STOP | 生存模式 | VVDD < VVDD(OFF) + VVDD(PCT) 时产生一串 PWML 脉冲后随一个长 PWMH 脉冲 | 在生存模式突发包最后一个开关周期使能 | 否 |
图 7-26 与图 7-28 展示五种运行模式间关键参数变化：VCST 为与 CS 脚电流检测电压比较的峰值电流阈值，fSW 为 PWML 开关频率，fBUR 为突发频率，NSW 为每突发包 PWML 周期脉冲数。图 7-26（VVS > VVSLV(UP)，LOW_NVO = 0 的控制律）表示 IPC 脚电压小于 0.9 V（或 IPC 接 AGND）时两种 VS 电压范围下的控制模式差异（分区 SBP2/SBP1/LPM/ABM/AAM 的 VCST（VCST(OPP)、VCST(BUR)=VCST(MIN)）、频率（fSW、fBUR(UP2)/(UP1)、fBUR、fLPM、fSBP2(UP)、fBUR(LR)）、NSW（9/4/2）随 PO 变化，PO(BUR)、PO(OPP)）；图 7-27（VVS < VVSLV(LR)，LOW_NVO = 1 的控制律：同上，VCST(OPP)_LV、VCST_IPC(MIN)=VCST(MIN)，PO(BUR)、PO(OPP)_LV）；图 7-28（IPC > 0.9 V 且 VVS > VVSLV(UP) 满载到轻载方向：含 VCST_IPC、VCST(MIN)、fSBP2(LR)）；图 7-29（同条件轻载到满载方向）。
7.4.5 自适应幅度调制（AAM）：AAM 的开关图样强制 PWML 与 PWMH 带死区互补交替（图 7-30 AAM 中的 PWM 图样）。负载电流减小时负励磁电流（IM-）不变，内部峰值电流环减小正励磁电流（IM+）以调节输出电压。IM+ 经与 QL 源极串联的电流检测电阻（RCS）在 CS 脚产生电流反馈信号（VCS），电流环中峰值电流阈值（VCST）控制峰值电流变化。过渡模式（TM）运行的本质决定了：轻载下峰值电流降低，开关频率随之升高。负载电流增大到过功率条件（IO(OPP)）、VCST 达到或超过峰值电流环 OPP 阈值（VCST(OPP)）时，经 160 ms 超时触发 OPP 故障响应（UCC28781A 中 OPP 定时器始终禁用，不适用）。AAM 中 RUN 保持为高，半桥驱动器保持有效。 7.4.6 自适应突发模式（ABM）：负载电流降到 IO(BUR)、VCS 达 VCST(BUR) 阈值时控制模式开始过渡到 ABM，且 VCS 被钳位；给定输入电压水平下每开关周期峰值励磁电流与开关频率（fSW）固定；VCST(BUR) 由 BUR 脚电压（VBUR）编程。ABM 的 PWM 图样见图 7-31：RUN 变高后给出 RUN 到 PWML 的延迟时间（tD(RUN-PWML)），让栅驱动器与 UCC28781 从等待态唤醒到运行态；第一个 PWML 脉冲借助对辅助绕组电压（VAUX）的过零检测（ZCD），把 QL 开通在开关节点电压（VSW）的 DCM 振铃谷点附近；后续开关周期运行于 ZVS 条件（PWMH 已使能）。突发包内 PWML 脉冲数（NSW）达到目标值、最后开关周期 ZCD 检测到后 RUN 拉低，迫使隔离栅驱动器与控制器进入等待态，以降低两者的静态电流。此模式 RUN 最小关断时间 2.2 µs，PWML 最小导通时间受峰值电流环前沿消隐时间（tCSLEB）限制。
脉冲分组越多，输出纹波更高、可闻噪声更大的风险也越大。下式估计突发频率（fBUR）随输出负载等参数的变化：
$$f_{BUR}=\frac{I_O}{I_{O(BUR)}}\times\frac{f_{SW}}{N_{SW}} \tag{12}$$
IO < IO(BUR) 时若 NSW 固定，fBUR 可能低于可闻噪声范围。ABM 中通过监测每个突发期的 fBUR 来调制 NSW，保证 fBUR 保持在 20 kHz 以上：IO 减小时 fBUR 下降并到达预定低频阈值（fBUR(LR)）25 kHz，ABM 环命令 PWML/PWMH 的 NSW 各减一，以维持 fBUR 高于 fBUR(LR)；同时随负载降低 NSW 下降，输出电压突发频率纹波减小。IO 增大时 fBUR 升高到达预定高频阈值（fBUR(UP)），ABM 环命令 NSW 增一，把 fBUR 压回 fBUR(UP) 以下[译注：正文 fBUR(LR) 25 kHz、fBUR(UP2) 50 kHz、fBUR(UP1) 34 kHz 与表 typ 24.5/51.2/34.4 kHz 为取整差异，以表为准]。 NSW 最大值与 fBUR(UP) 阈值按输出电压条件（VS 脚正电压电平）修改：PWMH 下降沿采样的 VVS 小于 2.4 V 阈值（VVSLV(LR)）时 NSW 最大 5 个脉冲、fBUR(UP2) 为 50 kHz；采样 VVS 高于 2.5 V 阈值（VVSLV(UP)）时 NSW 最大 9 个脉冲、NSW ≤ 3 时 fBUR(UP2) 为 50 kHz、NSW > 3 时 fBUR(UP1) 为 34 kHz。IPC 脚电压不影响 ABM 模式参数。 该算法通过最大化每突发包脉冲数来改善轻载效率，同时限制突发输出纹波与可闻噪声。IO 接近 AAM/ABM 边界时，两个最大脉冲数的突发包可能开始连绑；为缓解输出纹波与可闻噪声：当连绑突发包在 8 个连续突发周期内出现两次时，使能流入 BUR 脚的 5 µA 灌电流以降低 VBUR——每周期更少的能量迫使控制环从 ABM 平滑过渡到 AAM，并允许峰值电流增大以维持输出电压调节。 7.4.7 低功率模式（LPM）：ABM 中 NSW 降到 2 且 fBUR < fBUR(LR) 条件连续两个突发期成立时，控制器进入 LPM 并禁用 PWMH。LPM 目的是提供 VCST(BUR) 与 VCST(MIN) 之间的软峰值电流过渡：在固定 NSW = 2、fBUR = fLPM = 25 kHz 的条件下，LPM 中由 VCST 受控调节输出电压。每突发包开始 RUN 拉高后 tD(RUN-PWML) 唤醒隔离栅驱动器与控制器；PWMH 禁用时两个 PWML 脉冲借助 ZCD 检测把 QL 开通在接近谷底开关处；第二个脉冲结束再次检测到 ZCD 时 RUN 拉低，控制器进入低功率等待态。SET 接 REF 的 LPM 中 PWML 最小导通时间可进一步降到 tON(MIN)，允许峰值励磁电流降到峰值电流环 tCSLEB 限制水平以下；此条件下 LPM 控制环从电流模式控制变为电压模式控制，PWML 导通时间调整不再受 tCSLEB 限制。借助该特性，在 fBUR 开始跌破 fLPM、进入 SBP 模式的可闻频率范围之前，峰值电流已低到足以限制可闻激励幅度（图 7-32 LPM 中的 PWM 图样）。 7.4.8 第一待机功率模式（SBP1）：VCST 降到 VCST(MIN) 时 UCC28781 进入 SBP1，PWMH 继续禁用。SBP1 的目的是通过降低 fBUR 来最小化功率损耗：固定 NSW = 2、VCST = VCST(MIN)，通过调整突发关断时间来调节输出电压。fBUR 远低于 fLPM 时开关相关损耗最小化；更低的 fBUR 迫使隔离栅驱动器与控制器更长时间处于等待态，静态功耗随之最小化。SBP 中控制器等效静态电流可表示为（图 7-33 SBP1 中的 PWM 图样）：
$$I_{VDD(SBP)}=\left(I_{RUN}-I_{WAIT}\right)\times\left(\frac{2}{f_{SW(SBP)}}+t_{D(RUN-PWML)}\right)\times f_{BUR}+I_{WAIT} \tag{13}$$
7.4.9 第二待机功率模式（SBP2）：fBUR 低于 8.5 kHz 上突发频率阈值（fSBP2(UP)）时 UCC28781 退出 SBP1 进入 SBP2。与 SBP1 相比，脉冲数加倍；VCST 可由 IPC 脚编程——SBP2 中 VCST 可编程范围 0.27~0.4 V。SBP2 的目的是进一步降低 fBUR，使待机功率最小化。 SBP2→SBP1 模式转换的 fBUR 条件还取决于 IPC 脚电压设定：VIPC 低于 0.9 V 或 IPC 短接 AGND 时 VCST = VCST_IPC(MIN)，fBUR 升高超过同一 8.5 kHz 阈值即发生转换；VIPC 高于 0.9 V 时 VCST 高于 0.27 V，fBUR 升高超过 1.7 kHz 下突发频率阈值（fSBP2(LR)）才发生转换。跳过 1.7~8.5 kHz 突发频率范围的目的，是避开人耳最敏感的可闻频率范围；仅当 VIPC > 0.9 V 抬高峰值电流时才启用该频率跳空（图 7-34 SBP2 中的 PWM 图样：VIPC < 0.9 V 用 VCST(MIN)/RCS 与 tON(MIN)；VIPC > 0.9 V 用 VCST_IPC/RCS）。 7.4.10 启动序列：图 7-35（功能启动框图：VAUX—DAUX—VDD/CVDD、NAUX、UVLO、QDDS/RDDS、QDDP/RDDP、5 V 稳压器（REF/CREF）、13 V 稳压器（P13/CP13）、RUN、QS13/S13/CS13、QS/RSWS/SWS/CSWS/DSWS/DP13、VSW）为 UCC28781 VDD 启动功能相关简化框图；图 7-36（启动时序波形：VVDD(ON)/VVDD、VP13 与 VP13(OV)、13 V、VVDD(OFF)、1.8 V、IP13、IP13(START)、IVDD(LIMIT)、ISWS、RUN、VS13_OK、VREF/VREF_OK、VS13、PWML、IVSL、IRUN、IVDD、VCST 与 VCST(SM2)/VCST(MAX)/VCST(SM1)、VO，(A)(B)(C)(D)(E)(F)(H)(J)(K) 各段）为启动时序；表 7-2 描述启动波形各时间段。
表 7-2 启动时间区间（全表）
| 时段 | 描述 |
|---|---|
| A | UVLO 电路命令两个内部功率路径开关（QDDS 与 QDDP）闭合，把 SWS、VDD、P13 脚经两个串联限流电阻（RDDS 与 RDDP）连接[译注：图 7-5 标 RDDH，与 RDDP 为同一上侧电阻，原文写法不一]。耗尽型 MOSFET（QS）开始安全地从高压开关节点电压（VSW）向 VDD 电容（CVDD）输出充电电流（ISWS）。VVDD 达 1.8 V 前 ISWS 受 5 kΩ 高阻 RDDS 限制，防止 CVDD 或 VDD 脚对地短路造成器件损坏。 |
| B | VVDD 升过 1.8 V 后 RDDS 减小为 0.5 kΩ 低阻，ISWS 增大加快 CVDD 充电。VDD 启动期间最大充电电流可由式 (8) 量化。 |
| C | VVDD 达 17 V 的 VVDD(ON) 时 UVLO 关断 QDDS（断开 QS 源极到 CVDD）并关断 QDDP（断开 QS 栅-源连接），QS 失去充电能力；VVDD 开始下降，因 REF 脚 5 V 稳压器开始把基准电容（CREF）充到 5 V，其最大充电电流（ISE(REF)）自限约 17 mA。VREF 建立后 UVLO 开通另一功率路径开关（QP13），内部 13 V 稳压器接到 P13 脚，P13 脚电容（CP13）开始被稳压器放电。 |
| D | 对推荐 1 µF CP13 放电时 13 V 稳压器灌电流（IP13(START)）自限约 2.2 mA，建立到 13 V 需长于 10 µs；若 VP13 在 10 µs 内到达 13 V，则触发 P13 脚开路故障保护。VP13 无故障建立到 13 V 后 RUN 变高，控制器进入运行态，IVDD = IRUN。 |
| E | RUN 变高到 PWML 开始开关间有最小 2.2 µs 延迟，唤醒隔离栅驱动器与控制器。此区间内 P13 到 S13 间的 2.8 Ω 功率路径开关使能，S13 去耦电容（CS13）被充电，充电电流由 CP13 与 P13 稳压器提供。若 2.2 µs 延迟到期时 VS13 未达 10 V 电源良好阈值（VS13_OK），PWML 开关时刻进一步推迟。 |
| F | 峰值励磁电流软启动区。第一目的：输出短路时限制供电电流；第二目的：重复启动情况下把开关频率推高到可闻频率以上。VO 软启动开始时峰值电流受两个 VCST 阈值限制：第一个启动阈值 VCST(SM1) 将电流钳位在 0.2 V，随后第二个阈值 VCST(SM2) 为 0.5 V。VCST = VCST(SM1) 时若采样 VS 脚电压（VVS）< 0.28 V 则 PWMH 禁用，前五个 PWML 脉冲强制保持该电流水平；采样 VVS 超过 0.28 V 且前五个 PWML 脉冲产生后，峰值电流阈值从 VCST(SM1) 变为 VCST(SM2)。若 VO 软启动之初因输出电容过大和/或恒流输出负载而无法用 VCST(SM1) 建立 VO，内部 0.7 ms 超时强制 VCST 切换到 VCST(SM2)。 |
| H | VVS 升过 0.5 V 后 VCST 允许达到 VCST(MAX)，VO 启动斜率加快。PWML 高电平期间 IVDD 可大于 IRUN，因 5 V 稳压器提供 VS 脚上的线检测电流脉冲（IVSL）以检测 VBULK 状态。 |
| J | VO 接近目标调节电平时 VCST 开始从 VCST(MAX) 下降。 |
| K | VO 与 VCST 稳定，辅助绕组接管 VDD 供电。 |
7.4.11 VDD 生存模式（INT_STOP）：负载阶跃下降期间发生输出电压过冲时，VO 反馈环命令 UCC28781 快速停止开关（增大 IFB）防止额外能量加剧过冲，此期间 VVDD 下降。防止控制器关断的典型办法是加大 VDD 电容（CVDD），把 VVDD 维持在 VVDD(OFF) 以上；本控制器配备生存模式运行，在瞬态事件期间把 VVDD 维持在 VVDD(OFF) 以上，因此 CVDD 体积显著缩小、辅助电源 PCB 占板面积最小。具体而言，有一个纹波比较器把 VVDD 调节在 13 V 阈值以上（即电气表 VVDD(OFF) + VVDD(PCT)）；VO 反馈环因 VO 过冲请求停止开关时纹波调节器使能：VVDD 跌破 13 V 时便发起数量不受限的 PWML 脉冲，VVDD 升过 13 V 后停止开关。由于 VVDD 低于反射输出电压过冲，大部分励磁能量流向辅助绕组，快速把 VVDD 抬到 13 V 以上。VO 回到调节电平后，VO 反馈环减小 IFB，迫使控制器重新开关，PWML/PWMH 回到正常工作模式控制。 为防止控制器持续卡在生存模式、或零负载时于 SBP 与生存模式间来回切换，对辅助绕组向 VDD 供电的路径，应遵循以下指南：正常调节 VO 下 VVDD 电平必须设计在 13 V 阈值以上（辅助绕组留出适当匝数）；CVDD 不应过大，设计为刚好在最长 VO 软启动时间内维持 VVDD > VVDD(OFF)；与辅助整流二极管（DAUX）串联的辅助电阻不应过大——更低串联阻抗帮助 VDD 电容更快充电；确保变压器辅助绕组（NAUX）与次级绕组（NS）良好耦合；确保辅助绕组直流电阻小于 0.1 Ω。 7.4.12 系统故障保护：UCC28781 针对多种系统故障场景提供广泛保护（表 7-3）。 表 7-3 系统故障保护（全表）
| 保护 | 检测对象 | 阈值 | 动作延迟 | UCC28781 动作 |
|---|---|---|---|---|
| VDD UVLO | VDD 电压 | VVDD(OFF) ≤ VVDD ≤ VVDD(ON) | 无 | UVLO 复位 |
| 欠压进入检测（Brown-in） | VS 电流 | IVSL ≤ IVSL(RUN) | 4 个 PWML 脉冲 | UVLO 复位 |
| 欠压退出检测（Brown-out） | VS 电流 | IVSL ≤ IVSL(STOP) | tBO（60 ms）加 3 个确认 PWML 脉冲 | UVLO 复位 |
| 过功率保护（OPP）(1) | CS 电压 | VCST(OPP) ≤ VCST ≤ VCST(MAX) | tOPP（160 ms） | tFDR 重启（1.5 s） |
| 峰值功率限制（PPL） | CS 电压 | VCST ≤ VCST(MAX) | — | — |
| 过流保护（OCP） | CS 电压 | VCS ≥ VOCP | 3 个 PWML 脉冲 | tFDR 重启 |
| 输出短路保护（SCP） | CS、VS 与 VDD 电压 | (1) VVDD = VVDD(OFF) 且 VCST ≥ VCST(OPP)；或 (2) VVDD = VVDD(OFF) 且 VVS ≤ VVS(SM2) | ≤ tOPP | tFDR 重启 |
| 输出过压保护（OVP） | VS 电压 | VVS ≥ VOVP | 3 个 PWML 脉冲 | tFDR 重启 |
| FLT 脚过温保护（OTP） | FLT 电压 | RNTC ≤ RNTCTH | tFLT(NTC)（50 µs） | UVLO 复位，直到 RNTC ≥ RNTCR |
| CS 脚过温保护（OTP） | CS 电压 | VCS ≥ VOCP | 2 个 PWMH 脉冲 | tFDR 重启 |
| 输入过压保护（IOVP） | FLT 电压 | VFLT ≥ VIOVPTH | tFLT(IOVP)（750 µs） | UVLO 复位，直到 VFLT < VIOVPTH − VIOVPR |
| 热关断 | 结温 | TJ ≥ TJ(STOP) | 3 个 PWML 脉冲 | UVLO 复位 |
(1) OPP 在 UCC28781A 中不可用。 7.4.12.1 欠压进入与欠压退出（Brown-In 和 Brown-Out）：VS 脚在低侧开关（QL）导通期间检测辅助绕组负电压电平，用于检测输入交流线的欠压。母线电压（VBULK）过低时 UCC28781 停止开关，直到交流输入线电压回到正常范围前不再尝试 VO 重启。QL 随 PWML 导通时辅助绕组电压（VAUX）负电平等于 VBULK 除以变压器初级对辅助匝比（NPA = NP/NA）；此期间 VS 脚电压被钳位在地以下约 250 mV。于是 VAUX 产生流出 VS 脚、流经 VS 分压器上端电阻（RVS1）的线检测电流（IVSL）。IVSL 与 VBULK 成比例，可与两个欠压阈值 IVSL(RUN)、IVSL(STOP) 比较。 目标欠压进入交流电压（VAC(BI)）可通过正确选择 RVS1 来编程。在 VDD 的每个 UVLO 周期中，PWML 至少发出四个初始测试脉冲来检查 IVSL 状态：第一个测试脉冲的 IVSL 被忽略；若随后连续三个测试脉冲都满足 IVSL ≤ IVSL(RUN)，则控制器停止开关、RUN 变低，VVDD 达 VVDD(OFF) 后发起新 UVLO 启动循环；反之，只要出现 IVSL > IVSL(RUN)，就启动 VO 软启动序列。
$$R_{VS1}=\frac{V_{AC(BI)}\sqrt{2}}{N_{PA}\times I_{VSL(RUN)}}=\frac{N_A}{N_p}\frac{V_{AC(BI)}\sqrt{2}}{365\,\mu A} \tag{14}$$
欠压退出交流电压（VAC(BO)）内部设定为 VAC(BI) 约 83%，提供的迟滞足以补偿辅助绕组可能的检测误差：
$$V_{AC(BO)}=\frac{I_{VSL(STOP)}}{I_{VSL(RUN)}}V_{AC(BI)}\approx0.83\times V_{AC(BI)} \tag{15}$$
60 ms 定时器（tBO）用于旁路线纹波分量对 IVSL 检测的影响：只有 IVSL ≤ IVSL(STOP) 持续超过 60 ms（50 Hz 下典型三个线周期）且另有 3 个开关周期验证该条件时才触发欠压退出故障。开关被中断时，欠压退出故障保持挂起而不关机，直到 3 个验证周期完成；故障在 VVDD 达 VVDD(OFF) 后复位。图 7-37（交流线事件下欠压退出/进入响应的时序图）为实际输入欠压退出情况的时序示例。 tBO 定时器在 PWML 导通期间检测到 IVSL ≤ IVSL(STOP) 时启动，检测到 IVSL > IVSL(STOP) 时清除。输出过冲时开关停止直到输出电压恢复调节电平；若 tBO 在母线纹波电压谷底被触发、随后开关停止，IVSL 状态无法随检测更新——没有开关动作就无法采样 IVSL、定时器也无法清除，即使欠压条件不存在，60 ms 定时器也可能到期。为防止无谓关机，开关恢复后用 3 个附加开关周期采样该条件，验证或撤销挂起的表观欠压故障。突然卸载叠加线缆补偿降低引起调节基准下降，可造成长于 tBO 的延长输出过冲；图 8-38[译注：原文图号笔误，应为图 7-38]（延长输出过冲下欠压退出响应的时序图）为 3 个验证脉冲撤销表观欠压退出的时序示例。 7.4.12.2 输出过压保护（OVP）：VS 脚通过检测辅助绕组电压（VAUX）的正电压电平来检测 VO 过压。OVP 事件触发后，自动恢复型 OVP 会停止开关，经 1.5 s 故障恢复时间（tFDR）后才尝试 VO 重启。QL 关断后稳定 VAUX 等于 (VO+VF) × NAS，NAS 为变压器辅助对次级匝比（NA/NS），VF 为次级整流器正向压降。VS 脚经 RVS1/RVS2 分压器检测 VAUX，脚电压（VVS）与内部 OVP 阈值（VOVP）比较：VVS ≥ VOVP 连续三个 PWML 脉冲成立时控制器停止开关、RUN 拉低、启动 1.5 s 延迟；此期间仅 VVDD 的 UVLO 循环有效、无 PWML 测试脉冲；1.5 s 超时完成且 VVDD 到达下一个 VVDD(OFF) 后正常启动序列开始。RVS2 计算：
$$R_{VS2}=\frac{R_{VS1}\times V_{OVP}}{N_{AS}\times\left(V_{O(OVP)}-V_F\right)-V_{OVP}}=\frac{R_{VS1}\times4.5\,\mathrm{V}}{\left(N_A/N_S\right)\left(V_{O(OVP)}-V_F\right)-4.5\,\mathrm{V}} \tag{16}$$
长 tFDR（1.5 s）保护功率级元件免受每次重启的大电流应力，并在轻载/空载下给 VO 放电留出时间后再尝试重启。 7.4.12.3 输入过压保护（IOVP）：UCC28781 在 FLT 脚提供输入 OVP 功能。图 7-39（面向输入 OVP 的母线电容电压检测：VBULK—RFLT1/RFLT2—VIOVP（4.5 V/4.43 V）比较器与 tFLT(IOVP) 750 µs；VFLTZ 5.5 V、VNTCTH 0.5 V/1.15 V 与 tFLT(NTC) 50 µs 的 OTP 故障；FLT、RFLT3、CFLT）为输入 OVP 检测应用电路：电阻分压器检测母线电容电压，VFLT > 4.5 V 持续超过 750 µs 即触发 IOVP 故障。750 µs 延迟降低了对线路浪涌期间母线电压突升的敏感度，使输出电压不致意外跌落。IOVP 故障置位后开关立即终止、VVDD 重启；下一 VDD 循环中 VVDD 达 VVDD(ON) 时，控制器先确认 VFLT 再开关，避免开关器件暴露于高压应力；VFLT < 4.43 V 时故障清除。 若需长于 750 µs 的延迟，FLT 与 AGND 间滤波电容可产生附加可编程延迟。滤波电容过大可能触发 FLT 脚 OTP 故障——若 RUN 拉高后 VFLT 爬升越过 VNTCTH 所需的时间长于 tFLT(NTC)。分压器设计无需考虑 FLT 脚 50 µA 电流源偏移电压的影响，因为 VFLT > 2.5 V 时控制器禁用该电流源。FLT 脚内部 5.5 V 钳位器件的目标是：当 IOVP 上端检测电阻失效短路时，保护脚电压不超限：最大钳位电流 150 µA，分压器设计需考虑此限制。 7.4.12.4 FLT 脚过温保护（OTP）：UCC28781 用接 FLT 脚的外部 NTC 电阻（RNTC），对变换器热点附近的热关断温度进行编程。NTC 关断阈值（VNTCTH）0.5 V，内部 50 µA 电流源流过 RNTC，对应 10 kΩ 的热敏电阻关断阈值；NTC 电阻低于 10 kΩ 持续超过 50 µs 即触发 OTP 故障事件。50 µs 延迟（tFLT(NTC)）允许 FLT 与 AGND 间放滤波电容（CFLT），用于 NTC 电阻远离控制器而靠近热点的场合。为避免 RUN 变高时 OTP 误触发，CFLT 应设计成让 VFLT 能在 tFLT(NTC) 内升过 VNTCTH。若 NTC 电阻靠近控制器且检测走线无潜在噪声耦合路径，则不需要 CFLT。 恢复：OTP 故障后 0.5 V 阈值提高到 1.15 V，NTC 电阻必须升过 23 kΩ 才能复位 OTP 故障。该阈值变化提供安全温度迟滞，帮助热点温度在下次 VO 重启尝试前冷却，降低元件热应力。若不用 FLT 脚，可将其悬空，但不得接 REF 脚，否则线 OVP 会误触发。 重载条件下的热问题是 OTP 的主要设计考量；重载工作模式 AAM 允许控制器连续处于运行态，故 50 µs 延迟内 VFLT 可触发 OTP。在实际 BUR 脚设置下，50%~60% 负载运行于 AAM。50 µA 电流源在 ABM、LPM、SBP1、SBP2 轻载模式突发关断期被禁用以节省待机功率；当这些模式的运行态短于 50 µs 且等待态电流源禁用时，OTP 因检测时间不足无法触发。若某些设计仍要求在轻载模式下布防（armed）OTP，可考虑第二种 OTP 配置：复用输入 OVP 的 4.5 V 阈值——如图 7-40（在 FLT 脚实现 OTP 的两种连接：第 1 种 FLT—RNTC—AGND 加 CFLT；第 2 种 REF—RNTC—FLT—RFLT—CFLT），上端 NTC 电阻与下端电阻构成 REF 到 FLT 的分压器；750 µs 延迟与控制器等待态无关，OTP 故障仍可在轻载模式触发。图 7-41（FLT 脚与 AGND 脚间接 NTC 的 OTP 时序图：VNTC 0.5 V→1.15 V 阈值、OTP Fault、tFLT(NTC)、VVDD 循环、PWML）。 7.4.12.5 CS 脚过温保护（OTP）：当 FLT 脚已用于输入 OVP 检测时，UCC28781 在 CS 脚提供第三与第四种 OTP 功能。两种配置不影响 CS 脚电流检测信号与 OPP 电平，因为两个检测电路只在 PWML 关断后才被供电（图 7-42 在 CS 脚实现 OTP 的两种连接）。第三种配置：PWMH 拉高时，RNTC 与 ROPP 构成分压器，在 CS 脚产生随温度变化的电压信号；该电压超过退磁时间（TDM）结束前采样的 1.2 V 阈值且连续两个周期时触发 OTP 故障。OTP 检测电路不影响峰值电流环运行（PWML 导通期间 PWMH 被拉低）；长达 1.5 s 的定时器启动、控制器保持无开关的故障态，这一长恢复时间提供温度迟滞，帮助热点冷却后再重启。与 FLT 脚第一种 OTP 相比，此配置允许 OTP 在 AAM 与 ABM 中都可布防（armed），约 25% 输出负载处仍可触发 OTP。第四种配置用小信号 PMOS，是覆盖宽输出负载范围的最全面方式：RUN 脚为检测电路供电，PMOS 栅由 PWML 控制，只允许在 PWML 为低时进行检测。 7.4.12.6 可编程过功率保护（OPP）
注意：UCC28781A 中 OPP 定时器功能始终禁用，本节 160 ms 定时器相关内容不适用；下式（VCST OPP 曲线 across IVSL）的 VCST 阈值与限值曲线仍有效，但 160 ms 后无关断或故障态。
过功率保护（OPP）允许在过功率条件下运行有限时间，UCC28781 可支持具有临时峰值功率需求的功率级设计。如图 7-43（VCST OPP 曲线 across IVSL：VVS > VVSLV(UP) 侧 VCST(MAX) 0.8 V、VCST(OPP) 0.655/0.628/0.6 V 分段（0.491/0.471 V）；VVS < VVSLV(LR) 侧 VCST(MAX)_LV 与 VCST(OPP)_LV 0.57/0.54/0.4275/0.405 V；横轴 233/433/966 µA），VCST 高于 OPP 曲线阈值电压（VCST(OPP)）时 160 ms 定时器启动；VCST 持续高于 VCST(OPP) 达 160 ms 时 1.5 s 定时器启动、控制器保持无开关故障态。长恢复时间降低了持续过功率事件期间的平均电流；系统收益包括高密度适配器热应力降低、输出线缆得到保护。 OPP 功能以 IVSL 作线前馈信号，使 VCST(OPP) 随 VBULK 变化，从而在宽线电压范围内保持 OPP 触发点恒定。UCC28781 允许通过接在 CS 脚与电流检测电阻（RCS）之间的电阻（ROPP），在 CS 脚叠加线补偿偏移电压来编程 OPP 曲线：内部电流源流出 CS 脚，在 ROPP 上产生偏移电压，电流等于 IVSL 除以常数增益 KLC。ROPP 增大时高线 OPP 触发点变低，允许连续运行的峰值励磁电流更低。 OPP 功能还以 VVS 作输出电压前馈信号，把依赖线的 VCST(OPP) 曲线修改为两套，使 OPP 触发点在宽输出电压范围更一致：VVS > 2.5 V 时的较高 OPP 阈值含两个分段线性区；VVS < 2.4 V 时的较低 OPP 阈值含一个分段线性区。OPP 曲线最高阈值（VCST(OPP1)）0.6 V 有助于确定 VBULK(MIN) 处 RCS 值：
$$R_{CS}=\frac{V_{CST(OPP1)}}{\dfrac{P_{O(OPP)}\cdot2}{V_{BULK(MIN)}\,\eta\,D_{MAX}}-\dfrac{V_{BULK(MIN)}\,t_{D(CST)}}{L_M}} \tag{17}$$
其中：PO(OPP) 为触发 OPP 的输出功率；tD(CST) 是峰值电流环中所有造成附加峰值电流过冲的延迟之和。tD(CST) 包括低侧驱动器传播延迟、电流检测滤波延迟（ROPP × CCS）、内部 CS 比较器延迟（tD(CS)）与 QL 非线性电容延迟。RCS 确定后可调整 ROPP，使最高线保持相近的 OPP 点。注意：OPP 触发点离满功率太远会给热设计带来更大挑战——只要相应峰值电流略低于 OPP 阈值，变换器就会以更大功率连续运行。图 7-44（OPP 时序图：tOPP 定时器 160 ms、tFDR 定时器 1.5 s、VVDD 循环、IO、VCST(MAX)/VCST(OPP)/VCST 与 VCST(SM2)/VCST(SM1)、PWML、VO）。 7.4.12.7 峰值功率限制（PPL）：OPP 曲线的峰值电流阈值用于启动 160 ms 定时器（UCC28781A 中 OPP 定时器始终禁用），峰值功率限制（PPL）决定峰值电流环最高可控峰值电流 VCST(MAX)。无论 VVS 如何，VCST(MAX) 与 VCST(OPP) 之比固定约 4/3——该特性决定了变换器可输出的最高短时峰值功率（PO(MAX)）。依赖线的 PPL 曲线在宽输入电压范围实现一致峰值功率水平。例如要供给标称额定负载 150% 的最高峰值功率，选 RCS 时须保证在 150% 负载、VBULK(MIN) 处峰值电流阈值不超过 VCST(MAX)；然后 OPP 功率阈值（PO(OPP)）可编程为约 112%，支撑 150% 峰值功率设计：
$$P_{O(OPP)}=\frac{V_{CST(OPP1)}}{V_{CST(max)}}\times P_{O(max)}=\frac{0.6\,\mathrm{V}}{0.8\,\mathrm{V}}\times P_{O(max)} \tag{18}$$
此外，VO 软启动期间 VO 达到稳态调节之前最高 VCST 也可能达到 VCST(MAX)。变压器最大磁通密度必须在 PPL 峰值电流下，对磁芯材料的高温饱和限留出足够设计裕量。 7.4.12.8 输出短路保护（SCP）：输出短路时峰值电流达到 PPL 限值并触发 160 ms OPP 故障定时器（UCC28781A 除外）。此事件期间辅助绕组电压接近 0 V，VDD 供电丢失。若无附加短路检测，VVDD 在 160 ms 超时前达到 VVDD(OFF) 时 OPP 故障的 1.5 s 恢复时间无法触发，只能执行 UVLO 循环。针对此场景的补救是：VVDD 达 VVDD(OFF) 时，UCC28781 通过确认两个附加参数来识别输出短路事件，不必等 160 ms 到期即触发故障响应——若 VCST 大于 OPP 阈值（VCST(OPP)）或 VS 脚电压小于 0.5 V，即启动 1.5 s 恢复延迟作自动恢复。这层附加智能大幅降低了持续短路期间的平均负载电流，电源热应力随之降低。 7.4.12.9 过流保护（OCP）：UCC28781 以逐周期初级峰值电流控制运行，CS 脚正常工作范围在 VCST(MIN) 与 VCST(MAX) 之间。CS 脚电压超过 1.2 V 过流电平——在内部前沿消隐时间（tCSLEB）之后、变压器退磁结束之前任何时刻——若连续三个 PWML 周期成立，器件就停止开关、RUN 变低并触发故障响应。与 OVP、OPP、SCP 类似，仅 VDD 的 UVLO 循环有效、完全没有 PWML 测试脉冲；1.5 s 超时完成且 VVDD 到达下一个 VDD(OFF) 后，正常启动序列开始。 7.4.12.10 外部关断：REF 脚可用作外部关断功能：用小信号控制开关把该脚短接 AGND，为外部电路扩展控制功能提供额外设计灵活性。REF 脚电压跌落低于内部电源良好阈值（约 4.5 V）时开关动作终止、VVDD 跌到 VVDD(OFF)、控制器开始 UVLO 重启循环。REF 持续短接 AGND 期间 UVLO 重启循环重复、开关动作被抑制，直到外部下拉释放。REF 短接期间 VVDD 下降斜率比正常快——REF 稳压器 17 mA 过流限把 VDD 电容的放电速度提到高于运行态/等待态正常 IVDD 电流的水平。 7.4.12.11 内部热关断：内部过温关断阈值高于 125 °C。结温达到该阈值时器件发起 UVLO 复位并重启故障循环；UVLO 循环结束时温度仍高则保护循环重复。此内部保护不适合作为热点温度保护 NTC 的替代品：NTC 热敏电阻提供更准确的温度检测，并可放在远端位置，减少对 PCB 布局的妥协。 7.4.13 引脚开路/短路保护：如表 7-4，UCC28781 强化了对 CS、P13、RDM、RTZ 等关键引脚“开路”与“短路”条件的保护，这些保护均为自动恢复模式；所有“短路”条件定义为对 AGND 短路。 表 7-4 关键引脚开路与短路保护（全表）
| 保护 | 检测对象 | 条件 | 动作延迟 | 动作 |
|---|---|---|---|---|
| CS 脚短路 | 仅第一个 PWML 脉冲的导通时间 | > 2 µs（VSET = 5 V）；> 2 µs（VSET = 0 V，RRDM ≥ RRDM(TH)）；> 1 µs（VSET = 0 V，RRDM < RRDM(TH)） | 无 | tFDR 重启（1.5 s） |
| CS 脚开路 | CS 电压 | VCS ≥ VOCP | 3 个 PWML 脉冲 | tFDR 重启（1.5 s） |
| P13 脚开路 | UVLO(ON) 时 P13 电压 | VP13 在 10 µs 内跌到 14 V | 无 | UVLO 复位 |
| P13 脚过压 | P13 电压 | VP13 ≥ VP13(OV) + VP13(REG) | 3 个 PWML 脉冲 | UVLO 复位 |
| RDM 脚短路 | UVLO(ON) 时 RDM 电流 | VRDM = 0 V，自限 IRDM | 无 | UVLO 复位 |
| RDM 脚开路 | UVLO(ON) 时 RDM 电流 | RDM = 开路 | 无 | UVLO 复位 |
| RTZ 脚短路 | UVLO(ON) 时 RTZ 电流 | VRTZ = 0 V，自限 IRTZ | 无 | UVLO 复位 |
| RTZ 脚开路 | UVLO(ON) 时 RTZ 电流 | RTZ = 开路 | 无 | UVLO 复位 |
| XCD 脚过压 | XCD 电压 | VXCD > VXCD(OVP) | 750 µs | UVLO 复位 |
7.4.13.1 CS 脚故障保护：UCC28781 通过监测 VVDD 启动完成后第一个 PWML 脉冲的导通脉冲宽度，来识别 CS 脚失效短路事件。如图 7-36，正常情况下第一导通脉冲宽度受钳位的 VCST(SM1)（0.2 V）电平以及电流环反馈信号从电流检测电阻（RCS）到 CS 脚的上升斜率限制；电流反馈路径因 CS 脚对地短路而消失时，峰值励磁电流增大并可能损坏功率级。因此 VSET = 5 V 时第一个 PWML 脉冲最大导通时间（电气表 tCSF1 = 2 µs）限制硅基变换器的第一个峰值电流应力，随后触发 CS 脚短路保护、启动 1.5 s 的 tFDR 自动恢复。 电气表中 tCSF0 限定 VSET = 0 V 的 GaN 基变换器第一个 PWML 脉冲最大导通时间：按 RDM 脚设定的两个预定范围给出两个对应值，在更宽开关频率范围提供保护——RRDM 高于 55 kΩ 的 RRDM(TH) 阈值时 tCSF0 设 2 µs，RRDM < RRDM(TH) 时降为 1 µs。GaN 基变换器能以更低励磁电感（LM）在更高开关频率运行，同一 VCST(SM1) 电平与同一 PWML 导通时间下峰值电流可能比低开关频率设计升得更高。RDM 脚可良好指示 GaN 功率级开关频率范围——更低 LM 需要更小 RRDM 设定；不同的 tCSF0 设定使 CS 脚故障保护适配宽开关频率范围。 与只检测第一个 PWML 导通脉冲宽度的 CS 脚短路保护不同，CS 脚开路保护逐周期监测失效开路条件：内部 4 µA 电流源流出 CS 脚，把失效开路（高阻态）下的 CS 脚电压拉到 3.3 V；CS 电压高于 1.2 V OCP 限值并持续三个连续 PWML 脉冲时触发 CS 脚开路保护、启动 1.5 s 恢复。 7.4.13.2 P13 脚故障保护：如图 7-36，VVDD 达 VVDD(ON) 后 P13 脚内部 13 V 稳压器应在 PWML 开始开关前把 VP13 拉回调节电平。在推荐的 P13 电容（CP13）为 1 µF 且与耗尽型 MOSFET（QS）的连接就位时，VP13 建立到 14 V 的时间远长于 10 µs（稳压器灌电流 IP13(START) 限 1.9 mA 放电 CP13）[译注：表 IP13(START) typ 2.2 mA、表 7-2 亦 2.2 mA，正文此处 1.9 mA 不一致，以表为准]。 第一种故障场景：CP13 过小或 P13 脚开路时，该脚无法正确控制 QS 进行面向 ZVS 控制的高压检测，控制器将不执行任何开关动作；两种情形下 VP13 都很快稳定到 13 V。因此从 VVDD 达 VVDD(ON) 起延迟 10 µs 后，UCC28781 检查 VP13 是否低于 14 V 以检测脚故障，然后直接执行一个 VDD UVLO 循环（无开关）作为保护响应。 上述保护防止控制器产生 PWM 信号；但当 P13 脚开路、与 QS 栅断开时 QS 源电压持续升高。为了应对 P13 脚开路事件，应在 QS 栅到 AGND 之间用小稳压二极管（DP13）限制 QS 源电压；DP13 应高于 VVDD(ON) 以免干扰正常 VDD 启动，推荐 20 V 稳压二极管。 第二种故障场景：变换器开始开关后 P13 脚过压。开关节点电压（VSW）以高 dV/dt 上升时有充电电流流过 QS 结电容，部分电流可给 CP13 充电；过冲过大时，由于耗尽型 MOSFET 的运行特性，SWS 脚电压也会升高。UCC28781 以 15 V 过压阈值逐周期检测 P13 脚过冲事件：VP13 高于 15 V 且连续三个 PWML 脉冲成立时，触发 P13 过压保护，执行一个 VDD UVLO 循环。 第三种故障场景：VDD 启动之初 P13 脚短路，QS 无法把 VDD 电容充到 VDD(ON)，控制器没有机会使能。 7.4.13.3 RDM 与 RTZ 脚故障保护：RDM 与 RTZ 脚是 ZVS 控制的关键编程脚，UCC28781 对其提供开路与对地短路两种保护。初始启动时 VVDD 达 VVDD(ON)、开关开始之前，对每脚施加固定电压电平，并检测流出该脚的相应电流电平来识别脚故障：电流过小代表脚开路态，电流过大代表脚短路态（短路电流电平自限）。 一般地，保持 2 kΩ < RRDM < 500 kΩ、20 kΩ < RRTZ < 1.1 MΩ 并留足裕量可避免触发这些故障。识别到脚故障时不允许开关并触发一个 VDD UVLO 循环作为保护响应；故障条件移除后的下一个 VDD 循环进行正常启动序列。
8. 应用与实现（APPLICATION AND IMPLEMENTATION）
注意：以下应用章节的信息不属于 TI 器件规格，TI 不保证其准确性与完整性。客户须自行确定元件对自身用途的适用性，并对设计实现进行验证与测试以确认系统功能。
8.1 应用信息：使用 UCC28781 控制器的高频零电压开关反激（ZVSF）变换器典型应用，是设计符合严格全球及特定应用效率标准、采用高密度功率封装的高密度 DC-DC 或 AC-DC 电源。可使用硅（Si）或氮化镓（GaN）功率 MOSFET（必要时配相应栅驱动器）。 8.2 典型应用电路：以下应用电路实现 60 W、15 V 的 Si MOSFET 基 ZVSF 功率级。 图 8-1 典型应用电路：VAC—FAC 保险—DBG 整流—CX/CBULK—VBULK；变压器 LK/LM、NP/NS；QL（PWML/PGND/RCS/VRCS）；QS（P13、RSWS、CSWS、DSWS、VSWS/SWS）；NA—DAUX—CVDD1/CVDD2、RVS1/RVS2—VS；UCC28781 各脚外围：XCD（DXCD1/DXCD2/RXCD1/RXCD2/QXCD，可选）、RUN（DRUN/CRUN）、BUR（RBUR1/RBUR2/CBUR）、SET、REF（CREF）、FB（CFB/RFB）、RDM（RRDM）、RTZ（RRTZ）、FLT（NTC）、IPC（RIPC）、CS（ROPP/CCS）；P13（CP13/DP13）、S13（VS13）、PWMH→初级侧隔离驱动器→次级侧隔离驱动器→QSR；次级 CO/GND；RBIAS1/RBIAS2—CC/CV 控制器。
8.2.1 60 W、15 V ZVSF 偏置电源应用（直流输入）的设计要求 表 8-1 交流输入、Si MOSFET 的电气性能规格（全表）
| 参数 | 测试条件 | MIN | NOM | MAX | 单位 |
|---|---|---|---|---|---|
| 输入特性 | |||||
| VIN 输入交流线电压（RMS） | — | 90 | 115 / 230 | 264 | V |
| fLINE 输入交流线频率 | — | 47 | 50 / 60 | 63 | Hz |
| PSTBY(5) 空载输入功率，VO = 15 V | VIN = 230 VRMS，IO = 0 A | 42 | mW | ||
| ∥ | VIN = 115 VRMS，IO = 0 A | 36 | |||
| 输出特性 | |||||
| VO 输出电压 | VIN = 180~264 VRMS，IO = 0~IO(FL_HI) | 14.7 | 15 | 15.3 | V |
| ∥ | VIN = 90~180 VRMS，IO = 0~IO(FL_LO) | 14.7 | 15 | 15.3 | |
| IO(FL_HI) 满载额定输出电流，高输入范围 | VIN = 180~264 VRMS | 4 | A | ||
| IO(FL_LO) 满载额定输出电流，低输入范围 | VIN = 90~180 VRMS | 2 | A | ||
| VO_pp 输出纹波电压峰峰值，高输入范围 | VIN = 180~264 VRMS，IO = 0~IO(FL_HI) | TBD | TBD | mVpp | |
| ∥ 低输入范围 | VIN = 90~180 VRMS，IO = 0~IO(FL_LO) | TBD | TBD | ||
| PO(OPP) (4) 过功率保护阈值 | VIN = 90~264 VRMS | 70 | W | ||
| tOPP (4) 过功率保护持续时间 | VIN = 90~264 VRMS，PO > PO(OPP) | 160 | ms | ||
| ΔVO 负载阶跃输出电压瞬态偏差 | IO 在 0 A 与 IO(FL_HI) 间以 100 Hz 阶跃 | ±1000 | mVpp | ||
| 系统特性 | |||||
| ηFL 满载效率(2) | VIN = 230 VRMS，IO = IO(FL_HI) | 0.9336 | |||
| ∥ | VIN = 115 VRMS，IO = IO(FL_LO) | 0.9271 | |||
| ηavg 四点平均效率(2)(3) | VIN = 230 VRMS | 0.9213 | |||
| ∥ | VIN = 115 VRMS | 0.9150 | |||
| η10% 10% 负载效率(2) | VIN = 230 VRMS，IO = 10% of IO(FL_HI) | 0.8684 | |||
| ∥ | VIN = 115 VRMS，IO = 10% of IO(FL_LO) | 0.8480 | |||
| TAMB 环境工作温度范围 | VIN = 90~264 VRMS，IO = 0~IO(FL) | 25 | °C |
(1) 表中性能基于单块板测试结果，各自分别采用直流输入或交流输入。(2) 效率结果不含外部输入/输出线缆损耗。(3) 四点平均：IO = 100%、75%、50%、25% of IO(FL)。(4) OPP 在 UCC28781A 中不可用。(5) 输入待机功率在 XCD 功能禁用下测得。 8.2.2 详细设计流程（DETAILED DESIGN PROCEDURE） 8.2.2.1 输入母线电容与最小母线电压：对离线整流交流应用，总输入母线电容（CBULK）按「从最小输入交流线有效值电压（VIN(MIN)）的峰值，到功率变换级最小允许电压（VBULK(MIN)）」之间的供电能力来定容。过渡模式运行下 VBULK(MIN) 选得过低会增大 VIN(MIN) 下的有效值电流、影响满载效率；过高则增大母线电容体积。本式未计入交流线跌落与掉电的保持时间要求：
$$C_{BULK(MIN)}=\frac{\dfrac{P_O}{\eta}\times\left[0.5+\dfrac{1}{\pi}\times\arcsin\left(\dfrac{V_{BULK(MIN)}}{\sqrt{2}\times V_{IN(MIN)}}\right)\right]}{\left(2\times V_{IN(MIN)}^2-V_{BULK(MIN)}^2\right)\times f_{LINE}} \tag{19}$$
对直流输入应用，CBULK 取值取决于输入性质：
- 直流电源会短暂中断（类似交流线跌落与掉电）时，CBULK 按与上述 CBULK(MIN) 类似的方式计算，ΔtDC_drop 为直流输入最大预期中断时间：
$$C_{BULK(MIN)}=\frac{2\times\dfrac{P_O}{\eta}\times\Delta t_{DC\_drop}}{\left(V_{DC\_IN(MIN)}^2-V_{BULK(MIN)}^2\right)} \tag{20}$$
- 直流电源持续稳定（如来自高压电池）时，CBULK 应足以有效旁路高频初级开关电流，避免明显 EMI 噪声流回电源。CBULK 可由多于一只电容构成；选用标准值，并对计算出的 CBULK(MIN) 留足裕量，以容纳容差与老化。
8.2.2.2 变压器计算 8.2.2.2.1 初级对次级匝比（NPS）：NPS 是初级与次级绕组匝数之比；每绕组匝数必须是整数，但两者之比不必为整数。NPS 的选择影响初/次级开关电压额定值的设计折中，以及变压器磁芯损耗与绕组损耗的平衡：
- 最大 NPS（NPS(MAX)）受 QL 最大降额漏-源电压（VDS_QL(MAX)）限制。式中 ΔVCLAMP 是 QL 关断、初级 TVS 或 RCD 钳位吸收变压器漏感能量时高于 VBULK 的总电压偏移；VO 为输出电压，VF 为次级整流器正向压降：
$$N_{PS(MAX)}=\frac{V_{DS\_QL(MAX)}-V_{BULK(MAX)}-\Delta V_{CLAMP}}{V_O+V_F} \tag{21}$$
- 最小 NPS（NPS(MIN)）受次级整流器最大降额漏-源电压（VDS_SR(MAX)）限制。式中 ΔVSPIKE 计入 AAM 与 ABM 模式下 QSR 在非零电流处关断时高于 VBULK(MAX)/NPS 的附加电压尖峰：
$$N_{PS(MIN)}=\frac{V_{BULK(MAX)}}{V_{DS\_SR(MAX)}-V_O-\Delta V_{SPIKE}} \tag{22}$$
- 初次级绕组损耗分配是最后一项考量：NPS 增大时初级有效值电流减小、次级增大；NPS 减小时相反。
8.2.2.2.2 初级励磁电感（LM）：NPS 选定后，基于 VBULK(MIN) 处最小开关频率（fSW(MIN)）、最大占空比（DMAX）与最高标称输出电压、标称满载电流下输出功率（PO(FL)）估算 LM。fSW(MIN) 选择应考虑母线电压从最小升到最大、负载从最大降到突发模式阈值过程中开关频率的预期范围。KRES 表示等待开关节点电压从反射输出电压过渡到零所损失的占空比：通常 fSW 可延伸至 fSW(MIN) 的 200%~300% 或更高；GaN 功率级初始估算取 KRES = 5%~6%，Si 设计取约 10% 更合适。fSW(MIN) 的选择应考虑其对满载效率与 EMI 滤波器设计的影响：
$$D_{MAX}=\frac{N_{PS}\left(V_O+V_F\right)}{V_{BULK(MIN)}+N_{PS}\left(V_O+V_F\right)} \tag{23}$$
$$L_M=\frac{D_{MAX}^2V_{BULK(MIN)}^2\,\eta}{2P_{O(FL)}}\times\frac{\left(1-K_{RES}\right)}{f_{SW(MIN)}} \tag{24}$$
8.2.2.2.3 初级绕组匝数（NP）：由两项设计考量决定。
- 最大磁通密度（BMAX）在最高峰值励磁电流（IM+(MAX)）下必须保持在所选磁芯饱和限（BSAT）以下，同时考虑磁芯截面积（AE）与最高磁芯温度。IFB = 0 A（如 VO 软启动或升载瞬态）时峰值励磁电流达 IM+(MAX)，因这些条件下 VCST = VCST(MAX)。IM+(MAX) 可基于在 VCST = VCST(OPP1)、VBULK(MIN) 条件下触发 OPP 故障的输出功率（PO(OPP)）来估算：
$$I_{M+(MAX)}=\frac{2P_{O(OPP)}}{D_{MAX}V_{BULK(MIN)}\,\eta}\frac{V_{CST(MAX)}}{V_{CST(OPP1)}} \tag{25}$$
$$B_{MAX}=\frac{L_M I_{M+(MAX)}}{N_P A_E}<B_{SAT} \tag{26}$$
- 交流磁通密度（ΔB）影响变压器磁芯损耗。过渡模式 ZVS 反激的磁芯损耗通常高线最高——开关频率最高、占空比最小、给定负载下励磁电流峰峰摆幅最大。下式为含负励磁电流（IM-）贡献的 ΔB 计算，用于代入 Steinmetz 方程作更准确磁芯损耗估算。VBULK ≥ NPS(VO+VF) 时，IM- 用 VBULK 除以 LM 与开关节点集总相关电容（CSW）的特征阻抗来计算；IM- 恒为负值；fSW 表达式基于励磁电流三角近似导出，也考虑宽直流/交流输入线下 IM- 的影响：
$$I_{M-}=-\sqrt{\frac{C_{SW}}{L_M}}\,V_{BULK} \tag{27}$$
$$I_{IN}=\frac{P_{O(FL)}}{\eta}\,\frac{1}{V_{BULK}} \tag{28}$$
$$D=\frac{N_{PS}\left(V_O+V_F\right)}{V_{BULK}+N_{PS}\left(V_O+V_F\right)} \tag{29}$$
$$f_{SW}=\frac{D^2V_{BULK}}{2L_M I_{IN}-D L_M I_{M-}+D V_{BULK}\times0.5\pi\sqrt{L_M C_{SW}}} \tag{30}$$
$$I_{M+}=\sqrt{\frac{2P_{O(FL)}}{\eta L_M f_{SW}}+{I_{M-}}^2} \tag{31}$$
$$\Delta B=\frac{L_M\left(I_{M+}-I_{M-}\right)}{N_P A_E} \tag{32}$$
计算 ΔB 时须记住 IM- 为负值、ΔB 为峰峰磁通摆幅；磁芯损耗按 ΔB 的 ½ 计算。 8.2.2.2.4 次级绕组匝数（NS）：NP 选定后用目标 NPS 计算 NS，再把 NS 与 NP 调整到最接近的合适整数：
$$N_S=\frac{N_P}{N_{PS}} \tag{33}$$
NP 与 NS 定稿后重新计算实际 NPS；用新 NPS 值重新计算 §8.2.2.2.2 及后续参数，以反映 NPS 的变化。 8.2.2.2.5 辅助绕组匝数（NA）：辅助绕组匝数（NA）为整数值，通常选择能提供满足所有由 VVDD 供电器件（如栅驱动器或 UCC28781）所需的标称 VVDD。NA 由以下设计考量确定：
- 最大输出电压与整流器正向压降（VO(MAX) + VF）下 VVDD 必须低于 VDD 脚最大额定电压（VVDD(MAX)）；VVDD(MAX) 还受接到 VDD 脚的其他器件中最低最大电压额定值的限制。固定输出电压或窄输出范围设计中辅助绕组最大匝数（NA(max)）为：
$$N_{A(MAX)}=\frac{V_{VDD(MAX)}}{V_{O(MAX)}+V_F}\,N_S \tag{34}$$
- 计算标称 VVDD 时必须考虑对待机功率的影响：更高的 VVDD 会增大接到 VDD 脚所有器件总偏置电流的静态损耗。
- 最小持续输出电压（VO(min)）下 VVDD 应高于生存模式 13 V 阈值电压（即 VVDD(off) 与 VVDD(PCT) 之和）；ΔV 表示标称 VVDD 与生存模式阈值电压之差，推荐 ΔV 最小取 3 V 设计裕量：
$$N_{A(MIN)}=\frac{V_{VDD(OFF)}+V_{VDD(PCT)}+\Delta V}{V_{O(MIN)}+V_F}\,N_S \tag{35}$$
NA(min) 还必须容纳由 VDD 供电的其他器件（若有）的最高 VVDD(off) 阈值。在最低的 NA(MAX) 与最高的 NA(MIN) 之间，并考虑第 2 条，选取整数值 NA。为获得最佳性能，把辅助绕组直流电阻设计为 < 0.1 Ω。 8.2.2.2.6 绕组与磁芯材料：除用 LM 与 NP 选择交流磁通密度（ΔB）外，正确选择磁芯材料也可显著降低变压器磁芯损耗：满载开关频率达到 250 kHz 的变换器，Ferroxcube 3C97 或 3C98 等铁氧体呈现低损耗密度；满载开关频率超过 400 kHz 的变换器，Ferroxcube 3F36、TDK/Epcos N49 等材料呈现低损耗密度；其他等效或相近损耗特性的铁氧体也可使用。初级与次级绕组均推荐使用利兹线（Litz wire），以降低高频邻近效应与趋肤效应引起的 RAC 损耗；根据持续过应力条件下预期与实测的最高工作温度，选择合适的绕组绝缘等级。 8.2.2.3 ZVS 检测网络计算：应用电路中三个元件帮助耗尽型 MOSFET（QS）安全执行 ZVS 检测：CSWS、RSWS 与 DSWS。 开关节点电压上升沿的快速 dV/dt 可能经 QS 漏-源电容（COSS(QS)）耦合，产生流入 QS 源极电路负载的电荷电流，可能同时在 SWS 脚与 QS 栅-源（VGS(QS)）上造成电压过冲（栅极接 P13）。SWS 脚 38 V 的绝对最大额定值可承受比 VGS(QS) 更高的电压应力，因此须谨慎选择 SWS 脚到 GND 之间的电容（CSWS），防止电压过冲损坏 QS 栅极。COSS(QS) 与 CSWS 构成电容分压器，最小 CSWS（CSWS(min)）可导出为：
$$C_{SWS(min)}=\frac{C_{OSS(Q_S)}\times\left[V_{BULK(MAX)}+N_{PS}(V_O+V_F)\right]}{V_{P13}+V_{GS\_MAX(Q_S)}} \tag{36}$$
其中：VGS_MAX(QS) 为 QS 降额后最大栅-源电压；VP13 为 13 V 稳态电压电平。 在没有阻尼电阻时，VSW 上升沿充电电流与下降沿放电电流都可能随 ZVS 检测网络内寄生串联电感与 CSWS 谐振振荡。因此在 SWS 脚与 QS 源极间用串联电阻（RSWS）阻尼高频振铃，获得更干净 SWS 检测信号，防止高频电流干扰其他噪声敏感信号：
$$R_{SWS}\approx\sqrt{\frac{L_{SWS}}{C_{SWS}+C_{Dz}}} \tag{37}$$
其中：LSWS 为集总寄生电感（含 QS 封装及 QS 与 CSWS 回流 PCB 走线）；CDz 为跨接 CSWS 的稳压管（若用，通常不需要）的结电容。 多数应用取略高于 500 Ω 的电阻值。该电阻与 SWS 脚到母线输入电容地之间的 22 pF 陶瓷电容构成小检测延迟，帮助内部检测电路正确识别 ZVS 特征。 按上述设计指南，即使 RSWS 与 CSWS 足以应对正常运行电压过冲，也强烈推荐在 BSS126 栅-源间加低电容双向 TVS 二极管（DSWS）作为 ZVS 检测网络的安全后备。普通稳压二极管因电容大、钳位响应慢不适用。确保 DSWS 钳位电压低于 BSS126 电压额定值但大于 15 V。一般推荐：CSWS 用 50 V 22 pF C0G 陶瓷电容，RSWS 用 510 Ω 贴片电阻，DSWS 用钳位电压 18 V 的双向 TVS。RSWS 或 CSWS 过大会引入实际 VSW 与 SWS 脚之间的检测延迟，使 ZVS 控制不必要地延长 tDM、在 tZ 结束前提前拉低 VSW。如图 7-5，RSWS 越大，给 VDD 电容的供电电流越小；若减小的充电电流（ISWS）低于控制器（ISTART）与 VDD/P13 脚外部电路总消耗电流，VVDD 可能无法达到 VVDD(ON)，控制器无法发起任何开关事件。 8.2.2.4 BUR 脚电阻计算：回顾 §7.3.1——建议 ABM 进入点不高于满载 50%~60%。式 (1) 与式 (2)（或式 (1) 与式 (4)）提供两个方程，用于求解 BUR 脚的两个未知电阻；但须先选目标值 VCST(BUR)、ΔVBUR(AAM)、ΔVBUR(LPM)。IBUR(AAM) 与 IBUR(LPM) 之比固定为 1.852（5 µA / 2.7 µA），按 §7.3.1 指导必须取 ΔVBUR(AAM) = 185 mV 才能保证 ΔVBUR(LPM) = 100 mV。 VCST(BUR) 取值确定过程相当复杂，本规格书未提供；即将发布的 UCC28781 Excel 计算工具会根据用户输入自动计算该值并确定 VBUR 目标电压 VBUR_tgt，再按用户选择由下列方程组确定满足 BUR 脚目标的 RBUR2 与 RBUR1 取值。 先用期望值确定推荐阻值，再从标准值系列选取实际电阻，并由所选阻值计算实际电压；实际电压结果应接近目标值。按 ΔVBUR(AAM) 目标值计算期望 ΔVBUR(LPM)：
$$\Delta V_{BUR(LPM)}=I_{BUR(LPM)}\times\left(\frac{R_{BUR1}\times R_{BUR2}}{R_{BUR1}+R_{BUR2}}\right) \tag{38}$$
计算 RBUR1 与 RBUR2 并联组合期望值：
$$R_{BUR1}\Big/\!\!/R_{BUR2}=\frac{\Delta V_{BUR(AAM)}}{I_{BUR(AAM)}} \tag{39}$$
计算 RBUR1 推荐值，为 RBUR1_act 选接近推荐值的标准 1% 精度阻值：
$$R_{BUR1\_rec}=\frac{\Delta V_{BUR(AAM)}}{I_{BUR(AAM)}}\times\left(\frac{V_{REF}}{V_{BUR\_tgt}+\Delta V_{BUR(AAM)}}\right) \tag{40}$$
用 RBUR1_act 计算 RBUR2 推荐值，为 RBUR2_act 选接近推荐值的标准 1% 精度阻值：
$$R_{BUR2\_rec}=R_{BUR1}\times\left[\frac{\left(V_{BUR\_tgt}+\Delta V_{BUR(AAM)}\right)}{V_{REF}-\left(V_{BUR\_tgt}+\Delta V_{BUR(AAM)}\right)}\right] \tag{41}$$
用 RBUR1_act 与 RBUR2_act 计算 VBUR、ΔVBUR(AAM)、ΔVBUR(LPM) 实际值：
$$V_{BUR\_act}=V_{REF}\times\left(\frac{R_{BUR2}}{R_{BUR1}+R_{BUR2}}\right)-I_{BUR(AAM)}\times\left(\frac{R_{BUR1}\times R_{BUR2}}{R_{BUR1}+R_{BUR2}}\right) \tag{42}$$
$$\Delta V_{BUR(AAM)}=I_{BUR(AAM)}\times\left(\frac{R_{BUR1}\times R_{BUR2}}{R_{BUR1}+R_{BUR2}}\right) \tag{43}$$
$$\Delta V_{BUR(LPM)}=I_{BUR(LPM)}\times\left(\frac{R_{BUR1}\times R_{BUR2}}{R_{BUR1}+R_{BUR2}}\right) \tag{44}$$
最后验证带迟滞的 BUR 电压总和不超过 BUR 脚上钳位电压 2.4 V：
$$V_{BUR\_act}+\Delta V_{BUR(AAM)}+\Delta V_{BUR(LPM)}\le2.4\,\mathrm{V} \tag{45}$$
8.2.2.5 补偿网络计算：UCC28781 集成两种控制概念以利高效运行：峰值电流模式控制与突发纹波控制。AAM 中的峰值电流环可用线性控制理论分析，补偿目标是在零电压开关反激变换器给定的小信号特性下，获得足够的相位裕量与增益裕量。过渡模式运行下功率级可建模为电压控制电流源给输出电容（CO，带等效串联电阻 RCo）与输出负载（RO）充电（图 8-2 AAM 环路中 ZVSF 的小信号模型：KF·VBULK 与 KE·IFB 受控源、RE、RCo/CO/RO、HV(s) 补偿、VO(REF)）。一阶被控对象特性与 AAM 高开关频率使峰值电流环比 ABM 更易稳定。 ABM 采用纹波控制，AAM 的线性控制理论不适用。如图 7-4，控制器内部斜坡补偿特性稳定 ABM 控制环，外部补偿网络可简化（图 8-3 补偿网络 Hv(s)：控制器 VFB(REG)/RFBI/IFB/ICOMP/主动纹波补偿/RUN/控制律；REF—CFB—FB—RFB—光耦 CTR/Copto；可选补偿 RDIFF/CDIFF；RBIAS1、CTR、ID、RBIAS2、RVo1/RVo2、RINT/CINT、ATL431、VO）。 从 IFB 到 VO 的传递函数指导图 8-3 通用次级侧补偿网络的极/零点布置。初级侧控制电路中 ωFB 与 ωOPTO 两个极点在 IFB 上引入相位延迟：ωFB 极点由外部滤波电容 CFB 与（内部 RFBI、外部限流电阻（RFB）的并联电阻）构成；ωOPTO 极点由光耦输出寄生电容（COPTO）与 RFBI、RFB 串联电阻构成。CFB = 220 pF、RFBI = 8 kΩ、RFB = 20 kΩ 时位于 139 kHz 的 ωFB 极点延迟效应可忽略。COPTO 由光耦输出 BJT 集电极-基极电容的密勒效应贡献，在几 nF 量级，故 ωOPTO 极点位于 10 kHz 以下。 若控制环带宽需设计在更高频率以获得更快的瞬态响应，就必须计入 ωOPTO 对稳定裕量的相位延迟影响：在 RBIAS1 上并联 RC 网络（RDIFF 与 CDIFF）补偿光耦相位延迟，引入 ωP1 与 ωZ1 附加极/零点对。基本设计指南：ωZ1 零点放到 ωOPTO 极点附近，ωP1 极点放到最高 fBUR 以外。反之，若不加 RDIFF/CDIFF 时稳定裕量与瞬态响应已足够，这两个元件对控制器而言是可选的。
$$\frac{I_{FB}(s)}{V_O(s)}=\frac{CTR}{R_{BIAS1}}\frac{1+\left(s/\omega_{Z0}\right)}{\left(s/\omega_{Z0}\right)}\frac{1}{1+\left(s/\omega_{P1}\right)}\frac{1+\left(s/\omega_{Z1}\right)}{1}\frac{1}{1+\left(s/\omega_{OPTO}\right)}\frac{1}{1+\left(s/\omega_{FB}\right)} \tag{46}$$
$$\omega_{Z0}=\frac{1}{\left(R_{Vo1}+R_{INT}\right)C_{INT}} \tag{47}$$
$$\omega_{Z1}=\frac{1}{\left(R_{DIFF}+R_{BIAS1}\right)C_{DIFF}} \tag{48}$$
$$\omega_{P1}=\frac{1}{R_{DIFF}C_{DIFF}} \tag{49}$$
$$\omega_{OPTO}=\frac{1}{\left(R_{FB}+R_{FBI}\right)C_{OPTO}} \tag{50}$$
$$\omega_{FB}=\frac{1}{\left(R_{FBI}//R_{FB}\right)C_{FB}} \tag{51}$$
不加 RDIFF 与 CDIFF 时补偿器分步设计流程：
- RFB 选择需同时考虑输出电压调节与 ωOPTO 低频极点补偿难度。RFB 应小于最大值 28 kΩ，以便在最坏情况的 VFB(REG) 与 RFBI 下，为 SBP2 模式输出电压调节提供 95 µA 的足够反馈电流。但 RFB = 28 kΩ 且 COPTO = 2 nF 时 ωOPTO 极点位于 2.8 kHz——该低频极点可能降低交越频率处相位裕量；控制带宽在此频率范围附近时，应把 RFB 设计得更低，把极点推向更高频率：
$$R_{FB(MAX)}=\frac{V_{FB(REG)}-V_{CE(OPTO)}}{I_{FB(SBP)}}-R_{FBI} \tag{52}$$
- RBIAS1 由光耦的电流传输比（CTR）、ΔVO(ABM) 与目标 4~5 µA 的 ΔIFB（示例）确定。集电极电流低于 100 µA 时多数光耦 CTR 可低至 10%（即 0.1，本例采用），部分高性能器件可更高：
$$R_{BIAS1}=\frac{CTR}{\Delta I_{FB}}\times\Delta V_{O(ABM)}=\frac{0.1}{5\,\mu\mathrm{A}}\times\Delta V_{O(ABM)} \tag{53}$$
- RINT 的选择不是为小信号补偿，而是解决分流调整器慢的大信号响应。从重载阶跃降到空载后，输出电压过冲与长建立时间迫使 ATL431 以积分器配置持续降低阴极电压直到输出电压回到正常调节电平；若在前一次降载输出电压未稳定时发生升载瞬态，ATL431 上的低电压成为积分器向新稳态移动的初始电平。ATL431 从低电压移到高电压的延迟会推迟 iFB 的减小，使控制器从 SBP 到 AAM 的模式响应随之延迟，减慢向输出的能量输送、造成大电压下冲。为解决该问题，RINT 相当于 CINT 的限流电阻，减慢 ATL431 阴极电压下降；RINT 需按最高重复负载变化率下的电压下冲要求来调整。
8.2.3 应用曲线：以下效率数据目前仅在有限的输入电压条件下测得，更宽电压范围的数据后续补充。图 8-4 四点平均效率 vs 交流输入电压；图 8-5 10% 负载效率 vs 交流输入电压；图 8-6 满载效率 vs 交流输入电压；图 8-7 满载平均开关频率 vs 交流输入电压。
9. 电源推荐（POWER SUPPLY RECOMMENDATIONS）
UCC28781 控制器用于控制通用交流输入范围（85 VAC~265 VAC，47 Hz~63 Hz）的高效零电压开关反激（ZVSF）变换器，也可工作于高直流输入电压应用。需要一只外部耗尽型 MOSFET 接在变换器开关节点与控制器 SWS + P13 脚之间，用于启动期间给 VDD 电容充电、正常运行期间执行 ZVS 检测。 VVDD 达到 17 V 的 UVLO 开启阈值后，VDD 电源轨应保持在 §6.3 表列偏置电源工作电压范围内。为避免器件可能停止开关，VVDD 不得跌破 10.6 V 的 UVLO 关断阈值。 输出绕组上的整流器必须是同步整流（SR）MOSFET，以产生实现高效 ZVS 所需的负励磁电流。SR MOSFET 电流额定值应适合最大负载退磁期间流过的峰值电流。除 PWML 导通期间 SR 承受的输出电压加反射母线电压外，还应考虑各种瞬态条件带来的附加电压尖峰。SR 上电压尖峰来源包括：初级侧 MOSFET 硬开关、SR MOSFET 非 ZCS 关断。无论各尖峰来源为何，重要的是确保 SR 上峰值电压不超过其最大额定值。可通过以下方式实现：选用电压额定更高的 MOSFET；在 SR 上加缓冲器或电压钳位；或逐一排查各原因并分别缓解。最简单的方法可能是在整流器上并接 TVS 钳位。
10. 布局（LAYOUT）
10.1 布局指南：用 UCC28781 设计的 ZVSF 变换器以最小的环流能量几乎消除开关损耗，可实现更高开关频率、效率与功率密度。面向更高开关频率设计时，应遵循下述良好布局实践，确保设计可靠、健壮。
10.1.1 一般考量：高功率密度设计需考虑噪声耦合与热管理，强烈推荐四层 PCB 结构，用内层减小电流回路面积并为表贴半导体散热。为高功率 SMD（尤其开关 MOSFET 与功率二极管）提供内层铜箔散热区，用多个散热过孔把热量从外层焊盘导入内层及支撑铜区；为避免容性噪声耦合，外层信号不跨越承载高频开关电压的铜区；为避免感性噪声耦合，开关电流回路尽量小、信号走线不与此类回路平行；布置传导 EMI 滤波元件，使开关噪声无法绕过它们影响输入，开关信号不得穿过 EMI 滤波区；用多个过孔连接层间大电流走线与平面。图 10-1（带布局考量的典型原理图）汇总关键布局指南：最小化高 di/dt 开关回路，以降低 EMI、器件电压应力与对控制环的噪声耦合；控制环远离变压器 dB/dt 耦合；缩短高 dv/dt 走线并与其他走线正交；初/次级信号地与功率地分开；缩短 VSWS/VAUX 走线并远离反馈环；CSWS 回流专接 RCS 地节点；补偿器远离 dv/dt、di/dt、dB/dt 噪声源；最小化 FB 环路面积，光耦发射极回流与 FB 路径平行回到 AGND；信号元件靠近 IC；按图示接地布置布线。 10.1.2 RDM 与 RTZ 脚：最小化到 RDM 与 RTZ 脚的杂散电容。RRDM 与 RRTZ 尽量靠近控制器脚与 AGND 脚放置；避免在 RDM 与 RTZ 脚下方布置地平面或任何其他走线，以最小化寄生电容——可通过在这些引脚下方各层布置挖空（cutout）与禁布区（keepout）来实现。 10.1.3 SWS 脚：最小化 SWS 脚与噪声敏感信号之间的杂散噪声耦合。SWS 网络应与其他连线保持距离；RC 阻尼网络（RSWS、CSWS）与 TVS 二极管（DSWS）应尽量靠近 QS 源极（而非 SWS 脚），才能有效保护 QS 栅-源；CSWS 与 DSWS 的 di/dt 电流回流路径应与 IC 本地地、FB 信号回流分开，CSWS 回到 RCS 处的地节点而非 IC 处。 10.1.4 VS 脚：最小化 VS 脚杂散电容，降低对 ZVS 控制的时延影响。避免在 VS 脚下方布置地平面，以减小寄生电容——在该脚焊盘及与其相连元件的走线与焊盘下方的平面（若有）中插入挖空，并使 VS 网络走线长度最小化；其他走线或平面不得在 VS 网络上方或下方通过；RVS1 与 RVS2 下方不得有其他走线或平面。 10.1.5 BUR 脚：电阻分压器（RBUR1、RBUR2）与滤波电容（CBUR）尽量靠近 BUR 脚与 IC AGND。建议用局部平面为 BUR 脚走线加屏蔽，最小化突发模式运行期间对峰值电流变化的噪声耦合——可通过在 BUR 走线与引脚下方加地平面实现。 10.1.6 FB 脚：该脚对高 dV/dt 开关节点容性耦合、磁性元件磁通耦合与高 di/dt 开关回路耦合敏感。最小化光耦到 FB 脚的 PCB 走线环路面积，避免磁通耦合；光耦发射极回流走线从 IC 处 AGND 出发、与 FB 到集电极路径平行，以最小化环路面积；PCB 走线应远离高 dv/dt 信号（变换器开关节点 VSW、辅助绕组电压 VAUX、SWS 脚电压 VSWS），可能的话为 FB 走线加地平面屏蔽；FB 与 REF 脚间滤波电容（CFB）尽量靠近这两个 IC 脚；FB 脚限流电阻（RFB）尽量靠近 FB 脚，以增强对邻近容性耦合噪声源的抑制。 10.1.7 CS 脚：OPP 编程电阻（ROPP）与滤波电容（CCS）应尽量靠近 CS 脚放置，以改善对邻近容性耦合噪声源的抑制，并滤除非 ZVS 条件下可能出现的振铃。 10.1.8 AGND 脚：AGND 脚是控制器偏置电源与信号地连接，信号脚滤波电容的效果取决于这一地回流的完整性。VDD、REF、CS、BUR 与 P13 脚的去耦电容应尽量靠近器件脚与 AGND 脚，并保持走线短；器件地与功率级地应在电流检测电阻（RCS）回流脚处汇合，确保功率级高频大电流不流过信号地；QFN 封装散热焊盘用短走线接 AGND 脚，并经多个过孔接到信号地平面——从而成为外部元件到 AGND 脚的低阻抗地回流。 10.1.9 PGND 脚：PGND 脚是 PWML 信号的栅驱动回流，不是功率地端子，不要误当功率地脚使用；器件内部 PGND 未与 AGND 相连。PGND 信号通常接低侧开关器件源极，与 PWML 平行走线以最小化回路面积；某些情况下 PGND 可在与 AGND 不会因 PWML 回流电流产生地噪声干扰控制信号的位置相连；对带逻辑 PWM 输入的独立低侧 GaN 功率 IC，建议 PGND 直接接电流检测电阻（RCS）底部。 10.1.10 散热焊盘：散热焊盘（TP）以不确定的阻抗内部连接到器件基板，外部在 AGND 脚及应用中其他接 AGND 的脚处把该焊盘接 AGND。此焊盘作为器件散热器，用多个过孔把焊盘接到其他铜平面与区域以帮助散热，并保持最低的地阻抗以保证信号完整性。 10.2 布局示例：前述布局技术应用于 60 W 高密度 DC-DC 零电压开关反激变换器布局，变换器原理图见以下三图、PCB 各层见以下四图： 图 10-2 60 W EVM 功率级（AC INPUT—F1 3.15A—L1 2.3mH/C1 0.33µF—DB1 600V；CBULK（C2 82µF、R33/R34/R35 220k 均压）；L2 32µH；T1（Lm = 160 µH，Llk = 3.5 µH max，P:S:A = 6.6:1:1）；QL：IPD80R600P7ATMA1 + QLSRC CPC3982TTR；QSR：BSC093N15NS5ATMA1；D9 150V、D8 1kV、D5 100V、D6 18V；Q4 BSS126H6327XTSA2（X 电容放电）+ R107 1.0M + XCD 跳线 SH-J1（2-3 禁用 / 2-1 使能）；DC INPUT 40~500 VDC；15 V / up to 4A 输出，C7 680µF、C9/C26 22µF）； 图 10-3 60 W EVM 的 ZVSF 控制器（U1 UCC28781-Q1：VS 分压 R20 15.4k/R23 6.98k；PWML—R15 100；CS—R19 402、C21 100pF；FLT—RT1 47k、R1 3.32k、C19 100pF；RTZ—R8 169k；RDM—R9 93.1k；REF—R17 1.0M、C12 0.22uF；IPC—R105/R106 2.10k、D101 75V；VDD—C10 10uF/C17 0.1uF；SWS—R108 27.4k、C14 330pF；FB—C23 1µF、R14 191k、D102 27V、D103；U100 TLV7021DCKR 等）； 图 10-4 60 W EVM 的 SR 驱动与反馈电路（U2 UCC5304DWV 隔离驱动器（C8 10µF、D7 40V、C11）；U4 TLP383(GR-TPL,E 光耦；U3 ATL431AIDBZR；R25 150k/R26 2.0k/R27/R29 10.0k/R31 30.0k/R32 5.62k、C25 0.015uF、C27 22pF/0.01uF）； 图 10-5 PCB 顶层装配与顶层；图 10-6 PCB 底层装配与底层；图 10-7 PCB 内层 1（第二层）；另有“内层 2（第三层）”图题。
11. 器件与文档支持（DEVICE AND DOCUMENTATION SUPPORT）
11.1 文档支持 / 11.1.1 接收文档更新通知：访问 ti.com 上的器件产品文件夹，点击右上角的 Alert me 注册，以接收每周产品信息变更摘要；变更详情请查阅修订版文档中的修订历史。 11.2 支持资源：TI E2E™ 支持论坛是工程师获取快速、经验证答案与设计帮助的首选来源——答案直接来自专家；工程师可搜索已有答案或提出自己的问题。链接内容由相应贡献者“按原样”提供，不构成 TI 规格，也不一定反映 TI 观点；参见 TI 使用条款。 11.3 商标：TI E2E™ 是 Texas Instruments 的商标；所有商标均为其各自所有者的财产。 11.4 静电放电警告：本集成电路可能被 ESD 损坏，TI 建议所有集成电路都按适当的预防措施处理，不遵守正确的搬运与安装规程可能造成损坏。ESD 损伤可从轻微性能退化到完全器件失效；精密集成电路可能更易受损，因为极小的参数变化就可能使器件不满足其公开规格。 11.5 术语表：TI 术语表（TI Glossary）列出并解释术语、缩写与定义。
12. 机械、封装与订购信息（MECHANICAL, PACKAGING, AND ORDERABLE INFORMATION）
以下页面包含机械、封装与订购信息，是所指定器件的最新数据，可能不经通知即更改。 订购附录（PACKAGE OPTION ADDENDUM，2025-11-9）：UCC28781ARTWR 与 UCC28781ARTWR.A——Active / Production ｜ WQFN (RTW) 24 脚 ｜ 3000 / LARGE T&R ｜ RoHS Yes ｜ 引脚镀层 SN ｜ MSL Level-1-260C-UNLIM ｜ 工作温度 −40~125 ℃ ｜ 器件标记 U28781A。 其他合格版本：汽车级（Automotive，Q100，面向零缺陷高可靠性汽车应用）：UCC28781-Q1。 封装信息（RTW0024B，WQFN，最大高度 0.8 mm，无引脚塑料四边扁平封装）：通用封装视图 RTW 24：4 × 4 mm 本体、0.5 mm 节距（图形为封装族示意，实际以产品数据手册为准，图号 4224801/A）。封装外形 RTW0024B：本体 4.15/3.85 mm（双向），高度 0.8 MAX，24 脚 0.3（0.18）宽、0.5 节距，散热焊盘 2X 2.5（2.45±0.1）；线尺寸全部为毫米，括号内尺寸仅供参考，按 ASME Y14.5M 标注（图号 4219135/B 11/2016）。示例板布局（20X 比例）：24X (0.6) 焊盘、24X (0.24)、20X (0.5)、(Ø0.2) TYP 过孔；阻焊定义细节含 NSMD（非阻焊定义，推荐）与 SMD 两种。示例钢网设计（基于 0.125 mm 厚钢网）：封装下方的暴露焊盘 25 按面积 78% 的印刷覆盖率设计；梯形壁圆角激光开孔可能有更好的锡膏释放，IPC-7525 可能有替代设计建议。
译者附注
- 原文内部数值不一致（均以电气特性表为准）：① §7.1 两处 UVLO 关断阈值写 10.5 V vs 表 VVDD(OFF) typ 10.6 V；② §7.1/§7.3.10 的 PWML “15 ns 传播延迟”无对应特性表行（最接近 tD(SWS-PWML) typ 17 ns、tD(CS) typ 26 ns）；③ tCSLEB 正文 110/190 ns vs 表 typ 108/190 ns；④ tON(MIN) 正文（VSET=5 V）100 ns vs 表 typ 105 ns；⑤ OPP 定时器正文/表 7-3 的 160 ms vs 表 tOPP typ 164 ms（130~210 ms）；⑥ tBO 正文/表 7-3 的 60 ms vs 表 typ 55 ms；⑦ EMI 抖动幅度正文 98 mV vs 表 VCST(EMI) typ 96 mV（36 mV 一致）；⑧ IP13(START) §7.4.13.2 写 1.9 mA vs 表/表 7-2 的 2.2 mA；⑨ DP13 稳压管 §7.3.5 写 18 V vs 表 5-1/§7.4.13.2 的 20 V；⑩ RFB 上限 §7.3.2 写 20 kΩ vs §8.2.2.5 的 28 kΩ；⑪ LZC 阈值正文 6.5 V vs 表 VXCD(LR) typ 6.62 V；⑫ §7.4.6 的 25/50/34 kHz vs 表 fBUR(LR)/(UP2)/(UP1) typ 24.5/51.2/34.4 kHz；⑬ §7.3.8 称 tZC 2.2 µs vs 表 typ 2.3 µs；⑭ 表 7-2 的 RDDP vs 图 7-5 的 RDDH（同一元件）；⑮ §7.4.12.1 正文图号“Figure 8-38”系笔误，应为图 7-38。
- 公式核对：式 (1)~(53) 共 53 条全部保留；其中式 (1)(2)(3)(4)(8)(10)(11)(13)(14)(17)(19)(20)(24)(27)(30)(36)(41)(46) 在纯文本提取中分式/根式/上下标损坏，已逐式渲染 PDF 对应页面（第 19/20/23/30/31/42/46/51/58/59/60/61/62/63/64 页）图像核对后转写，无猜测成分。
- UCC28781A 差异：EMI 抖动（fDITHER、VCST(EMI) 等）与 OPP 定时器（tOPP、表 7-3 OPP 行、表 8-1 的 PO(OPP)/tOPP）在 A 版禁用；ZVS 与保护阈值曲线仍有效。
- 表 8-1 中 VO_pp 纹波原文即为 TBD（待定），照录；§6.1 中 PGND 瞬态行 MIN 栏原文即为空，照录。
- 图 6-2 图例中 IRUN(WAIT) 与 IWAIT 疑为同一曲线的两种标注，照录。
- 图形版权行“Copyright © 2019, Texas Instruments Incorporated”为 TI 图形模板遗留年份（出现于图 7-1~7-4、7-7~7-11、7-16、7-20、7-39~7-44 等插图内），非文档年份（文档 2021 年 12 月）。
- 电气特性表（§6.5）中「∥」为本译注使用的续行记号，表示同一参数在原文表中的另一测试条件行；原文表无此记号。
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UCC28781 · 拓扑IC