Infineon《Designing with Power MOSFETs》全文精译 — 应用、失效模式与规避手册

原文：Infineon 应用笔记 AN_2112_PL18_2112_024619《Designing with power MOSFETs — How to avoid common issues and failure modes》，作者 Peter B. Green，版本 V 1.1（2022-02-10）（首版 V 1.0 为 2022-01-10），共 27 页。原文 PDF：90_资料源/超结MOS_DesigningWithPowerMOSFETs.pdf。 本篇为全文忠实精译：覆盖原文全部 11 章 + 参考文献（13 条全录）+ 修订历史——MOSFET 引言、操作与测试（ESD）、反向阻断与雪崩（闩锁/热失效/UIS 测试/单次与重复雪崩/规避方法）、电流额定与散热、栅源电压瞬态、安全工作区（SOA）各边界、感应开通与直通、体二极管与反向恢复、封装与板布局、并联、结论。 公式按原文编号 [1]~[5] 照排；图逐图标“见原 PDF 图 N（第 X 页）”。

本篇与库内文档的关系

本篇是库内“失效图鉴”层：雪崩（§3）、SOA 边界（§6）、感应开通（§7）、体二极管反向恢复（§8）、并联均流（§10）——65 W 五拓扑对比里的初级管应力核算（04_65W适配器五拓扑同规格对比）、ACF 的钳位管应力、GaN 篇的 dV/dt 三只虎（GaN 与隔离驱动基础教程），最终都能回溯到本篇对应的章节。00 篇讲“器件为什么快”，本篇讲“快了以后怎么不炸”。

译注约定（先读）

1. 原 PDF 正文字体存在 “ti” 连字丢失问题（OCR 作 onta t/auses/networ 等），已逐一还原，清单见文末译者附注 3；数值未受影响。
2. 原文式 [2] 印刷为 “Pgenerated = IDS ∙ ID”——按式 [4] 的推导链（VDS·δID/δT > 1/ZthJC）应为 VDS ∙ ID，已按推导链还原并加译注。
3. 原文 §6 明言 SOA 图由五条极限线定义；任务口径“六边界”可能将封装电流极限单列或含绿色安全区计数，以原文为准（五条），见 §6 译注。
4. 图全部为示意图/波形图/电路图（原文无失效器件实物照片），逐图标“见原 PDF 图 N（第 X 页）”；其中 12 张关键图已自原 PDF 150 dpi 翻拍嵌入（img/fail_figN_*.png，覆盖雪崩、SOA、感应开通、体二极管、布局与并联六类），未嵌图处仍保留文字引用。

关于本文档（About this document，原 PDF 第 1 页）

范围与目的：与所有功率半导体器件一样，功率 MOSFET 有自己的技术强项、弱项与微妙之处——设计者要正确理解它们才能避开可靠性问题。本应用笔记讨论使用功率 MOSFET 的一些最常见“该做与不该做”，目标是帮助系统设计者正确使用这些器件、避免常见错误，从而缩短设计时间。文末列出深入学习的参考文献。

目标读者：使用功率 MOSFET 设计的电源工程师与学生——适合对 MOSFET 有基本了解、但设计经验有限的工程师。

1. 功率 MOSFET 引言（原 PDF 第 3~4 页）

功率 MOSFET 于 1970 年代问世，此后成为世界上使用最广的功率晶体管。在线性与开关应用中，它相对双极管等老技术优势众多：开关性能大幅改善、易于并联、不存在二次击穿效应、安全工作区（SOA, Safe Operating Area）更宽。MOSFET 是电压驱动的跨导器件。

构成 MOSFET 芯片的不同掺杂硅层分属两大技术类：平面（planar）与沟槽（trench）（图 1）。功率 MOSFET 芯片由许多单体单元（cell）或平面条（planar strips）并联构成，栅极以网状互连。

见原 PDF 图 1（第 3 页）：平面与沟槽 MOSFET 芯片层结构对比。

见原 PDF 图 2（第 3 页）：器件结构——左：平面 HEXFET™ 结构俯视（源金属、介质、埋层源多晶硅、栅金属；HEXFET™ 为 Alex Lidow 与 Tom Herman 1977 年斯坦福大学发明、International Rectifier 1978 年商用化的六角形单元功率 MOSFET——原文脚注）；右：沟槽结构剖面（栅电极、栅氧、栅多晶硅、埋层源多晶硅、场板 Field Plate、背面漏极、N 型硅）。

英飞凌 OptiMOS™ 基于沟槽技术；CoolMOS™ 基于超结——超结是平面技术的增强，实现更低导通电阻、取代老式 HEXFET™ 器件。本笔记的主题适用于所有这些硅功率 MOSFET 技术，但未必适用于 IGBT、碳化硅（SiC）FET 或氮化镓（GaN）高电子迁移率晶体管（HEMT）等其他功率器件技术。本文聚焦 N 沟道增强型器件——这类器件占功率 MOSFET 产量的大多数。

功率 MOSFET 初看是简单的三端电压驱动开关——这是极具误导性的想法。实际上器件相当复杂，开始任何设计项目之前必须扎实理解其基本特性与行为，这能大幅减少令人沮丧的失效与烧板。

2. 功率 MOSFET 的操作与测试（原 PDF 第 5 页）

用户与 MOS 栅晶体管的“第一次接触”可能是送到桌面上的一包器件。即使在这一步，也须知道一些基本防护。作为栅阻抗极高的 MOS 器件，功率 MOSFET 在操作、测试或装入电路时可被静电放电（ESD）损坏——当栅源电压高到足以在栅介质上打弧时发生：栅氧上烧出微孔，器件立即或在日后工作中失效。

功率 MOSFET 输入电容足够大，可吸收部分静电荷而不至电压过度积累，但为避免问题，应尽可能遵循以下良好实践：

• MOS 栅晶体管应留在防静电包装袋或导电泡沫中，或放入金属容器/导电盒，直至测试或接入电路；操作者最好经合适的腕带接地——现实中这条附加防护很少是必需的。
• 应拿封装、不捏引脚。在曲线追踪仪（Curve Tracer）或测试电路上检查电气特性时：
  1. 测试位应铺导电地板垫、台面铺接地防静电垫；
  2. 插入曲线仪或测试电路时，所有端子可靠接好前不得加电压；
  3. 用曲线仪时栅极应串一只电阻阻尼杂散振荡——合适的值为 100 Ω。
• 接入实际电路时：工作台垫与地板垫接地；电烙铁接地。

至此器件已接入电路、可以上电。此后能否成功，取决于电路设计的完善——是否采取了防止“无意滥用额定值”的设计防护。以下各章从器件与电路两方面讨论如何达成可靠、无故障的设计。

3. 反向阻断特性（原 PDF 第 6~9 页）

所有功率 MOSFET 都有最大反向电压额定 V(BR)DSS。漏源电压超过该阈值时，反向偏置 pn 结上产生强电场；由于碰撞电离，强电场产生电子-空穴对并发生不受控的倍增，载流子浓度进一步上升——这就是雪崩效应（Avalanche）：电流增大 → 功耗激增 → 温度急升 → 器件可能损毁。雪崩通常发生在超过 MOSFET 击穿电压时，多由非钳位感性开关（UIS, Unclamped Inductive Switching）引起——即器件工作在数据手册规格之外。设计者应尽一切合理努力不让 MOSFET 进入雪崩。现实中，大电流应用里封装/PCB 寄生电感或变压器漏感（如反激）会在关断时产生高压瞬态；雪崩表现为漏压被“钳”在击穿电压上的现象。

见原 PDF 图 3（第 6 页）：UIS 关断瞬态的 VDS 波形——漏压爬升至 V(BR)DSS 并被钳位（雪崩事件平台）。

数据手册的 V(BR)DSS 是工艺散差下的最小值：虽然某些个体可能钳在更高电压，设计者应按手册最坏情形考虑。V(BR)DSS 随温度轻微上升（手册有曲线）。

3.1 雪崩失效机理

3.1.1 闩锁（Latch-up）：雪崩事件产生漏电流，电场越强处幅度越大。闩锁是功率 MOSFET 内**寄生 NPN 双极晶体管（BJT）**的后果：若器件技术的结构使寄生 BJT 附近电场很强，显著电流将流过其基区电阻，在基-射间产生电压；电压达到某阈值时双极管导通，此后大部分雪崩电流经它流过——无法控制，可能造成破坏。由于闩锁机理已被充分理解，英飞凌在所有 OptiMOS™ 技术开发中都力图消减其影响，许多技术中闩锁不再发生；但并非所有 MOSFET 技术都如此——务必研读 datasheet 弄清所用技术的强弱项。

见原 PDF 图 4（第 7 页）：MOSFET 寄生 BJT 的硅结构与等效电路（p-body/n-epi 结即体二极管所在，NPN 与基区电阻 RB）。

3.1.2 热失效（Thermal Failure）：结温达到 Tj,destr 时发生热破坏。Tj,destr 接近硅的本征温度（Intrinsic Temperature，热生载流子密度等于背景掺杂的温度）——达到该温度时 MOSFET 不再像半导体器件工作。各 OptiMOS™ 家族的 Tj,destr 差异不大，典型接近 400 ℃。鉴于 OptiMOS™ 技术开发中对闩锁的防护，热破坏是雪崩所致失效的大多数；即使对易闩锁的技术，热失效也更可能发生。应对热破坏需要在技术设计上折衷——它影响高性能技术的关键指标之一 RDS(on)·A：把 RDS(on)·A 做低意味着同样 RDS(on) 用更小芯片，而缓解高能雪崩事件的温升需要更大的芯片面积。

3.2 雪崩测试（原 PDF 第 7~8 页）

雪崩耐受能力用单脉冲 UIS 测试电路验证：

见原 PDF 图 5（第 7 页）：雪崩测试电路——左：单端电路（Single-ended：10 V 电源、RG、L、D.U.T.）；中：解耦电路（Decoupled：驱动管+被测管 0.01 Ω 采样、IAS）；右：波形（VGS 10 V 脉冲、ID 线性上升到 IAS、关断后 VDS 钳在 VBR(DSS) 的雪崩事件平台）。

电路中，规定时长的脉冲加到栅极使管子导通，漏电流因串联电感线性上升；随后关断，大负 di/dt 产生电压瞬态。解耦电路中两只 MOSFET 同时开关，电感电压等于加在被测管漏源上的电压。关断瞬态升到 V(BR)DSS 之上，使储存在电感中的能量（由脉冲长度与电感量定义）在雪崩条件下灌入 MOSFET。英飞凌执行雪崩应力测试以保证 EAS 额定合规、验证坚固性、筛除缺陷品。

3.3 单次与重复雪崩（原 PDF 第 8 页）

MOSFET 单脉冲能承受的最大雪崩能量，在数据手册中以特定测试条件下的 EAS 规定。顾名思义，单脉冲雪崩只应允许发生一次——尤其当条件接近手册极限时：那些极限对应的结温高于 Tj,max，重复此类事件会折损工作寿命。请记住：雪崩不是推荐工作条件。

重复雪崩（Repetitive Avalanche）时，雪崩事件以快速重复率连续发生——通常等于应用电路（如开关变换器）的开关频率 fSW。每次事件的安全雪崩能量远低于单脉冲雪崩。多数重复雪崩案例中，因每次事件能量较低，硅温升相比最坏单脉冲可忽略；观察到的 VDS 尖峰仅略微超过 V(BR)DSS,(min,25) 额定——对比高能单脉冲雪崩测试中记录的 1.2~1.3 × V(BR)DSS,(min,25) 幅度。单次与重复雪崩额定的关键区别在允许的 Tj,max：单脉冲雪崩允许结温超过 Tj,max，重复雪崩不允许。重复雪崩中超 Tj,max 有累积效应，危及全寿命可靠性、导致早期失效。Tj,max 可低至 150 ℃——QFN 5×6（SuperSO8）或 S3O8 封装的件；这是封装而非硅的限制（硅通常可承受 175 ℃），因此同一芯片换封装（如 TO-220 或 D2PAK）可额定 175 ℃。

必须区分两者：单脉冲雪崩的两种失效由大电流（闩锁）或大能量（热破坏）造成，是灾难性的；重复雪崩则是增量式劣化——微小损伤反复积累。即便低能雪崩事件也产生热载流子（沿沟槽氧化层注入的电荷），反复积累缓慢损害可靠性，可能酿成使用一段时间后的现场失效。要显著降低重复雪崩的影响，英飞凌就得在绝大多数应用占主导的其他 FOM 上做重大妥协——为一种“不对应正常用法”的事件付出过高代价。因此英飞凌不在 OptiMOS™ “工业级与标准级” 数据手册中给出重复雪崩额定。

3.4 如何避免雪崩（原 PDF 第 9 页）

第一要务：选对 V(BR)DSS 档——在最坏工况下器件漏源稳态最大电压之外，再留至少 20% 安全裕量；关断大瞬态的场合需要高得多的裕量（如电机驱动逆变器常选 V(BR)DSS = 2 × 直流母线电压）。但选超过需要的更高耐压也是错误——RDS(on) 更高、多半更贵。

降低关断瞬态的手段：用栅驱动网络放慢 MOSFET 关断；在漏源间加 RC 缓冲（Snubber）。两者都产生附加开关损耗、拉低系统效率。

见原 PDF 图 6（第 9 页）：栅驱动电路两型——“关断快于开通”（Rg_on > Rg_off）与“开通快于关断”（Rg_on < Rg_off），二极管+电阻分别控制开通/关断速度。 见原 PDF 图 7（第 9 页）：跨接在 MOSFET 漏源之间的 RC 缓冲电路。

按设计具体情况，可用上述栅驱动电路分别控制开/关速度：调 Rg_off 可在不影响开通速度的前提下压低关断瞬态电压。但硬开关半桥电路中 Rg_off 不能太大——否则低侧栅极会出现由 CGD·di/dt 效应引起的感应开通尖峰；足够大时超过 VGS(th)、引发危险的直通电流（详见 §7）。栅驱动电阻取值必须权衡三件事：最小化关断瞬态幅度、避免感应开通（如适用）、控制 EMI。漏源间 RC 缓冲可吸收部分关断瞬态、降低峰值电压，代价是开通附加损耗。

4. MOSFET 电流额定与散热（原 PDF 第 10~11 页）

新手常以为数据手册的连续漏极电流额定 ID(MAX) 就是实际系统里器件可工作电流——并非如此。ID(MAX) 基于实际设计达不到的理想测试条件：超大散热器、或用人工冷却把芯片温度维持在低位。各厂家判定 ID(MAX) 的标准不同（有的保守些）且随时间演变——用这些额定对比不同器件的能力是错误的。英飞凌现行方法见文献 [5]。

更现实的对比基准是功耗及其引起的芯片/封装温升。第一看 25 ℃ 下的 RDS(on)——它提供公共比较基准。RDS(on) 由芯片与封装串联电阻组成（封装电阻仅在 RDS(on) 低于约 10 mΩ 的 MOSFET 上才显著——原文脚注 1），前者依赖 VGS。RDS(on) 配合结-壳热阻 RTH(JC)（顶面与底面有时分开给值——原文脚注 2）才能更好指示真实电流能力。

见原 PDF 图 8（第 10 页）：焊在 PCB 上的 D2PAK SMD 封装剖面——塑料体、键合线（TMAX = 220 ℃）、芯片（TJ,MAX = 175 ℃）、引线框架、焊料、PCB 铜（TBOARD = 85 ℃）、TCASE 标注。芯片底面接金属 tab 兼作漏极；源/栅经键合线接引线框架。大电流器件用多根源键合线甚至多根源引脚；有些高电流器件用**铜夹片（Copper Clip）**替代源键合线以降低电阻。

电流流过漏源路径产生导通损耗发热；开关变换器还有开关损耗——每开关周期耗散一定能量、随频率线性增加。总损耗 = 导通 + 开关，经封装顶面和/或底面传出。多数封装为底面/背面冷却（如上例：热量主要经漏极 tab 入 PCB，漏极焊盘下方需大量热过孔把热导到板底，散热器装板下）；也有顶面冷却封装（如 TOLT）：内部芯片与引线框架排布不同，封装顶面有外露金属垫可装散热器（图 9）。

见原 PDF 图 9（第 11 页）：底面冷却与顶面冷却两种封装形态。

散热器尺寸必须能把热量从芯片导出、使结温低于额定最大值。设计次序：先选对芯片尺寸与封装选项限制功耗，再选合适散热器维持安全结温。除散热器尺寸与表面积（翅片形状与数量）外，还须考虑结-环境热阻：把结到散热器之间所有串联热阻（PCB、导热界面材料 TIM 等）与散热器自身热阻相加（图 9）。结-环境热阻越低，芯片散热越有效、可安全通过的电流越大。结论：看电流能力的“全景”，别迷信数据手册的 ID(MAX)。

5. 栅源电压瞬态（原 PDF 第 12 页）

过大的电压瞬态会击穿薄的栅源氧化层造成永久损伤。功率开关电路中此类瞬态不可避免、且可耦合进敏感的栅输入。强烈建议仔细查看栅驱动波形，确保正负瞬态都不超限（功率 MOSFET 典型 ±20 V，务必逐型号核对 datasheet）。

见原 PDF 图 10（第 12 页）：快速变化的漏源电压产生栅源瞬态——VGS/VGS(MAX) 波形、CGD、CDS、CGS、栅/漏/源寄生电感 LG/LD/LS、RG；标注 i = C·dVDS/dt 与 dVDS/dt。

栅驱动开关动作时，器件在通-断两态间转换产生高 dVDS/dt。把栅、源、漏引线寄生电感与 CGD（米勒电容）考虑进来，就能理解瞬态电压如何由这些寄生元件组合产生；幸运的是栅电容 CGS 起削减作用。CGS/CGD 比值必须尽可能高以最小化漏源电压耦合；同时必须优化 PCB 布局尽量减小寄生电感。有些设计者在栅源间加小电容压尖峰——这同时放慢开关。

CGS、CGD 的值随电压变化，通常不在 datasheet 直接给出——更方便的是看相关电荷值 QGD 与 QGS。比值常写作 QGD/QGS 或 QGD/QGS(TH)：比值越低，器件越不易被经 CGD 耦合的感应开通击中。

6. 安全工作区 SOA（原 PDF 第 13~16 页）

现代功率 MOSFET 的开发聚焦“超低 RDS(on) 快开关”，芯片面积不断缩小——给定 RDS(on) 下的功率处理能力因此普遍下降，线性工作模式（饱和区）尤甚。设计功率 MOSFET（或任何功率晶体管）时，必须密切关注 SOA 图、确保器件永不越过极限线——违反即无可靠设计可言。为准确设定这些极限，英飞凌对大量样品做极限测试（测到破坏）。有些应用会长时间工作在饱和区——如浪涌电流限制（Inrush Current Limiting）或“热插拔（Hot Swap）”——这些场合必须按所需脉冲时长核对 SOA 极限、绝不越线。

见原 PDF 图 11（第 13 页）：功率 MOSFET 的欧姆区（Ohmic，又称三极管/线性区）与饱和区（Saturation Region）划分。（原文脚注：“Linear region”（线性区）≠“linear mode”（线性模式）——“线性模式工作”指饱和区，不是欧姆区。）

常规开关应用也不能忽视 SOA：每个开关周期器件都会穿过饱和区（除非零电压/零电流开关转换）。转换很快，因此器件在规定条件下可承受高得多的电流脉冲；但仍应核查其处于 SOA 之内。记住：为降 EMI 或关断瞬态而放慢开关（§3.4）会拉长饱和区停留时间。

以英飞凌功率 MOSFET（示例 BSC010NE2LS）的 SOA 图为例（图 12）——其他 MOSFET 的 SOA 曲线通常至少含其中部分极限线、形态或有差异。定义 SOA 图的五条极限线（本例为 Tc = 25 ℃、单脉冲 100 µs 条件；完整 SOA 图还会给出多种脉冲时长与连续 DC 的附加极限线）：

见原 PDF 图 12（第 14 页）：功率 MOSFET SOA 极限——双对数坐标 VDS–ID；蓝色 RDS(on) 线（左下斜升）、红色封装电流线（水平）、深绿色最大功率线（斜率 −1）、浅绿色热不稳定线、黄色击穿电压线（右侧竖直）；绿色阴影 = 可安全工作区。

6.1 RDS(on) 极限（蓝线）

由欧姆定律决定：特定漏源电压下 VGS = 10 V、Tj = 150 ℃ 的电流上限。RDS(on) 为正温度系数，更低温度下允许更高漏电流。

6.2 最大工作电流极限（红线）

定义封装的最大载流能力——超过即封装失效，哪怕内部芯片仍然完好。键合线封装（如 DPAK）与铜夹片封装（如 SuperSO8）的最大载流能力不同；芯片有源面积也影响封装载流能力（决定键合方案：键合线数量/直径、夹片尺寸）。封装极限线不随温度或其他条件变化。

6.3 功率极限（深绿线）

由“使结温稳定在 150 ℃ 的允许最大功率”计算（Tc = 25 ℃）：考虑封装结-壳热阻抗 ZthJC（℃/W），某耗散功率产生 ΔT = 125 ℃。这就是功率极限线——VDS 与 ID 的乘积恒定决定其斜率。短脉冲下 ZthJC 依赖脉冲长度与占空比，从 datasheet 相应图取值。SOA 图显示脉冲时长加长会把热极限线下移（更长脉冲/更高占空比下热阻抗更高）。实际应用中 Tj 不会保持 25 ℃，因此不可能在功率极限上工作；视封装、散热器与风冷，最大允许耗散是“稳态 Tj = 150 ℃”对应的值。一如既往：别贴极限用，留安全裕量。

6.4 热稳定性极限（浅绿线）

这条线同样决定可靠工作。有些（尤其中老）器件的 datasheet SOA 图可能不含这条线，但器件仍可能有热稳定性限制。一般而言，热不稳定（Thermal Instability）指功耗随温度的上升快于散热能力的上升、无法达到热平衡的状态：由于电流向更热的单元聚集（见 §1）发生热失控——即 Spirito 效应（以发现者 Pablo Spirito 教授命名——原文脚注）：单元越热吸越多电流、温度进一步升高，直至最终被毁。此时电流无法在单元间均匀分配。热不稳定表达为：

$$\frac{\partial P_{generated}}{\partial T} > \frac{\partial P_{dissipated}}{\partial T} \qquad \text{[1]}$$

此时系统温度不稳定、不处于热平衡——与功率极限线（上节）的情形不同。而：

$$P_{generated} = V_{DS} \cdot I_D \qquad \text{[2]}$$

（译注：原文此处印作 “IDS ∙ ID”，与式 [4] 推导链矛盾，按式 [4] 还原为 VDS ∙ ID，见译者附注 3。）以及：

$$P_{dissipated} = \frac{T_j - T_{ambient}}{Z_{thJC}} \qquad \text{[3]}$$

假设 VDS 不随温度变化，不等式可重排为：

$$V_{DS} \cdot \frac{\delta I_D}{\delta T} > \frac{1}{Z_{thJC}(t_{pulse})} \qquad \text{[4]}$$

上式定义了 MOSFET 可能遭遇热不稳定的工作范围。δID/δT 称为温度系数：因 VDS > 0，温度系数为正即发生热不稳定。

见原 PDF 图 13（第 16 页）：ID–VGS 转移特性族与热稳定性——不同温度的转移曲线交于零温度系数点（ZTC, Zero-Temperature Coefficient）；VGS 低于 ZTC 点时电流随温度升高（正温度系数→热不稳定），高于 ZTC 点时电流随温度下降。

热不稳定发生在“给定 VGS 下漏电流随温度上升”时——即 VGS 低于 ZTC 点的区域；VGS 更高时漏电流随温度下降。温度系数从正到负的翻转由两种竞争效应造成：MOSFET 电阻因电子迁移率下降而随温度升高；阈值电压 VTH 因更多电子被激发进导带而随温度下降。低温段：VTH 下降效应占主导→电流随温度上升；高温段：RDS(on) 上升占主导→ID 随温度下降。

ZTC 点在高电流、高 VGS 处的 MOSFET 更易热不稳定。 ZTC 点与跨导（gm 或 gfs）直接相关：跨导增大，ZTC 点移向更高 VGS。现代功率 MOSFET 跨导不断提高，因此 ZTC 点也移向更高 VGS——热不稳定风险是新技术设计的必查项。规避方法：确保不违反 SOA 热稳定性极限。

6.5 击穿电压（黄线）

即 §3 所述器件 V(BR)DSS 额定。

7. 感应开通与直通（原 PDF 第 17~18 页）

感应开通（Induced Turn-on）：快开关应用中，器件处于关断态时漏端出现高 dVDS/dt 转换的现象——典型于硬开关应用（开关电源、电机驱动逆变器）的半桥构型（硬开关＝MOSFET 在非零 VDS 下开通——原文脚注）。

见原 PDF 图 14（第 17 页）：MOSFET 半桥——VBUS、高/低侧管、HB 开关节点。

高低侧管交替开关，中间留小死区防止重叠造成极大电流脉冲。低侧管关断、死区结束、高侧管开通的瞬间，HB 节点从 0 V 快速摆到 VBUS。

见原 PDF 图 15（第 17 页）：感应开通机理——栅驱动 Low、RG(EXT) + RG(INT)、CGD/CDS/CGS；C·dVDS/dt 电流脉冲经 CGD 窜入栅极。

“C·dv/dt” 使电流脉冲经 CGD 耦合到栅极——栅极经 RG(EXT) 拉到 0 V，该电流脉冲足以在栅上感应出电压尖峰。须记住 MOSFET 还有显著的内部栅电阻 RG(INT)：芯片上实际出现的感应尖峰可能大于栅极端子观测值。若感应开通尖峰超过 VTH，器件会在高侧管完全关断前短暂部分导通——两管同时部分导通，大电流流过半桥，可能违反 SOA、毁坏一只或两只管。

7.1 如何避免感应开通（原 PDF 第 18 页）

如 §5 所述，CGS/CGD 更高——即 QGD/QGS 与 QGD/QGS(TH) 更低——的器件更不易受漏源电压耦合影响。硬开关应用推荐 QGD/QGS 为 0.5~0.8、QGD/QGS(TH) 小于 1.0。注意：QGD/QGS 更低的器件栅压波形振铃可能更大——取决于 RG(INT) 与回路电感。

感应开通可通过放慢开关转换（降低 dv/dt）减小：增大 Rg_on 放慢高侧管开通（图 6）。视电路开关行为，高低侧栅驱动网络可同可异。放慢开通同时降低辐射 EMI，但增加开关损耗——需仔细权衡。

第二种方法：用“关断快于开通”型栅驱动网络（二极管+电阻，图 6）——栅极强拉低、开通较慢。关断态有利，但快关断倾向产生更高的漏极瞬态电压、带来雪崩风险——又一处设计权衡。英飞凌现有智能栅驱动 IC（如 MOTIX™ 6EDL7141，电机驱动应用——原文脚注）含可编程栅驱动，可在不同工作阶段定义栅电流，从而省去电阻-二极管网络、对开关期与关断态的栅驱动做精细定制。

第三种方法：外加栅源电容——增大有效 CGS/CGD 以降低感应栅瞬态幅度；同样放慢开关，应仅在必要时使用、并取最小值。

8. 体二极管（原 PDF 第 19~20 页）

体二极管（Body Diode）是 MOSFET 结构内生的——由 p-body 与 n-epi 层之间的 pn 结形成（如图 4 所示结构）。功率 MOSFET 是三端器件，体与源在内部相连（见 n/p 沟道器件的电路符号）。

见原 PDF 图 16（第 19 页）：N 沟道（左）与 P 沟道（右）MOSFET 电路符号及体二极管——标注外部源极引脚与体内体-源连接。 （原文脚注：内部相连是**避免“体效应（Body Effect）”**所必需——体效应影响 VTH 值。）

像其他 pn 结二极管一样，体二极管表现出少数载流子反向恢复——有限的反向恢复时间。反向恢复发生在二极管正流过电流却被反向偏置的场合，datasheet 以规定条件下测得的反向恢复时间 trr 与反向恢复电荷 Qrr 表征。

见原 PDF 图 17（第 19 页）：体二极管的正/反向偏置与反向恢复波形——区间 (1) 二极管关断 → (2) 开通过程 → 正偏导通 (3)（正向电流期间反向恢复电荷积累并存储）→ (4) 关断开始、电流过零后反向 → (5) 反向恢复完成（阴影区即 Qrr）→ (6) 阻断。Qrr 是硬换流坚固性的关键器件参数。

前述半桥电路中，大电流向感性负载硬开关时体二极管反向恢复变得显著。考虑 CCM 同步 Buck：Q1 导通、Q2 关断、电感电流 IL 从半桥开关节点流出。

见原 PDF 图 18（第 19 页）：同步 Buck 调节器——VIN、Q1/Q2、IL、VOUT。

Q1 关断时电感电流经 Q2 的体二极管换流，死区结束后 Q2 开通（同步整流）；Q2 导通期末再关断，电流再次流过其体二极管；死区结束 Q1 开通——这正是 Q2 体二极管恢复的关键时刻：若 Q1 开通过快，Q2 体二极管的峰值反向恢复电流上升过快、超过额定，器件可能被毁。

不同 MOSFET 技术的体二极管坚固度与反向恢复速度不同。存在硬换流的应用（哪怕只是部分工况）必须选适配的器件：英飞凌高压 CoolMOS™ 超结家族含快恢复体二极管的 CFD 系列；低压/中压 OptiMOS™ 沟槽器件也有多个系列。总原则：按开关类型选对器件。

体二极管峰值反向恢复电流可以靠放慢换流期间电流变化率降低——由放慢栅驱动脉冲上升沿控制（图 6，见 §3.4 与 §7.1）。代价是拉长高耗散的开关期——又是一处权衡。频率约 20 kHz 以下，放慢栅驱动以压低“对面”器件体二极管的峰值反向恢复电流是良好的实用解；更高频率必须特别关注 MOSFET 所要开关的电压电流、选对器件与栅驱动方案。

9. 封装与板布局考虑（原 PDF 第 21~22 页）

不同功率 MOSFET 封装寄生电感不同：插脚封装高于 SMD 封装，SMD 内部又取决于漏/源连接的内部几何。选封装不能只看热特性——还要看封装电感（datasheet 未必标注）。简言之：硬换流大电流开关需要电感最低的 SMD 封装 + 良好布局的 PCB才能达到可接受性能、避免可靠性与 EMI 问题。为功率应用布局 PCB 时，建议使用厂家推荐的器件封装图（footprint）并遵循操作与焊接指南 [11]。

功率开关电路中的杂散电感增大过压瞬态的幅度与能量——迫使降速以避免雪崩。瞬态由电流的快速变化产生：

$$V_{DS} = L_S \frac{di}{dt} \qquad \text{[5]}$$

其中 LS 由电流回路决定：回路从最近的母线去耦电容出发、经开关元件、回到电容。

见原 PDF 图 19（第 21 页）：半桥中的开关电流回路——VIN、去耦电容、Q1/Q2、VOUT，回路闭合路径标注。

实体布局中，回路电感取决于构成回路的走线排布多紧、母线去耦电容离 MOSFET 多远。长走线与大回路面积还产生辐射 EMI。回路最小化：MOSFET 尽量靠近彼此与去耦电容；用两层及以上铜层、把回流路径正对电流路径下方（从去耦电容起、穿过 MOSFET）形成紧耦合——回流路径常为功率地平面；多层 PCB 常专门保留一层或多层铜做此用。信号/数字地与功率地必须分开，避免“地弹（Ground Bounce)”影响敏感控制电路；功率地与信号地理想在一点汇合——最好是去耦电容的接地点。

见原 PDF 图 20（第 22 页）：SMD 封装 PCB 布局优化示例——顶铜层（母线去耦电容、源/漏焊盘、SMD 封装）、底铜层、热过孔；红虚线即顶/底铜构成的紧电流回路。

10. 功率 MOSFET 的并联（原 PDF 第 23 页）

大电流功率系统中，理解并控制并联 MOSFET 的稳态与动态均流很重要。稳态均流可在器件工作于欧姆区（图 11）时实现：RDS(on) 正温度系数——若某管因 RDS(on) 偏低而多承担电流，其芯片温度上升、RDS(on) 随之上升、电流回摆，自动均衡。要有效工作，并联管应靠近放置、漏源铜走线长度宽度相近。

开关工况下并联难度大增，频率越高越难——每次开关的动态效应开始起作用，对两管的应力可能不等。以下参数失配会影响开关期均流与功耗：栅阈值 VTH、跨导 gfs、栅源电容 CGS、米勒电容 CGD、体二极管恢复 Qrr，以及 RDS(on)。失配时开关期间某管可能承担大部分电流、违反 SOA 极限——特别关注功率极限与热稳定极限。此外前述热均衡机制需要时间达到平衡，快开关时可能来不及。并联应用应查 datasheet 各参数公差——公差越紧，动态均衡越好。

PCB 布局上，栅回路与电流路径电感应尽量一致；布局尽量对称以维持并联管电流均衡。并联器件的栅极可用小磁珠（套在栅极连接上）或各自独立的串联栅电阻去耦、防寄生振荡。

栅驱动电路设计同样关键：并联管不可能同时开关——第一只管开通时，源极节点电压快速摆动，可经较慢管的 CGD 耦合、在公共栅连接上产生电压尖峰，引发管子快速开关振荡，可能损坏 MOSFET 与栅驱动器。对策：每只并联 MOSFET 在栅极与驱动器公共连接点之间拥有自己的栅驱动网络（图 21）。

见原 PDF 图 21（第 23 页）：带分离栅驱动的 MOSFET 并联——每管独立 RG/驱动网络后汇入公共驱动器。

并联的详细讨论超出本笔记范围，详细文献可在线获取。

11. 结论（原 PDF 第 24 页）

本笔记对功率 MOSFET 做了简要介绍，描述设计使用时必须理解的关键属性：设计基于 MOSFET 的功率变换系统需要仔细权衡开关速度与损耗、可能引起雪崩的关断瞬态、不越 SOA 各极限、体二极管反向恢复。第一步：选最适配的器件与散热方案满足性能需求；随后优化栅驱动、在关断瞬态/体二极管应力与开关损耗之间求平衡；最后优化 PCB 布局、最小化大电流开关路径的寄生电感。应用这些指南应能节省系统开发时间、减少测试中不必要的器件失效。

参考文献（References，原 PDF 第 25 页，全录）

1. International Rectifier AN-936A（HEXFET™ power MOSFET designer's manual, 1993）, “The dos and don'ts of using MOS-gated transistors”, Brian R. Pelly.
2. International Rectifier AN-1084, “Power MOSFET basics”, Vrej Barkhordarian.（→ 本库 01_PowerMOSFETBasics全译）
3. International Rectifier AN-955, “Protecting IGBTs and MOSFETs from ESD”, Steve Brown, Bob Ghent.
4. International Rectifier AN-1005, “Power MOSFET avalanche design guidelines”, Tim McDonald, Marco Soldano, Anthony Murray, Teodor Avram.
5. Infineon AN_201611_PL11_002, “Some key facts about avalanche”, Olivier Guillemant.
6. Infineon AN_201611_PL11_006, “A new approach to datasheet maximum drain current ID rating of low voltage MOSFETs”, Gerhard Noebauer, Elvir Kahrimanovic.
7. Infineon AP99007, “Linear mode operation and safe operating diagram of power MOSFETs”, Johannes Schoiswohl.
8. Infineon AN_201403, “Hard commutation of power MOSFETs”, Alan Huang.
9. International Rectifier, “Paralleling of power MOSFETs for higher power output”, James B. Forsythe.
10. International Rectifier, “From planar to trench – evaluation of ruggedness across various generations of power MOSFETs and implications in in-circuit performance”, Hemal Shah, Steve Oknaian, Eric Persson, Rongjun Huang.
11. Infineon, “Recommendations for board assembly of Infineon discrete packages without leads”.
12. Electronic Design, “MOSFET design basics you need to know”, Paul Schimel.
13. Wikipedia, “Power MOSFETs”, https://en.wikipedia.org/wiki/Power_MOSFET.

修订历史（Revision history，原 PDF 第 26 页，全录）

（原文另载商标页与 IMPORTANT NOTICE 免责条款：信息仅为实现提示、不构成担保；产品不得用于失效可合理预期导致人身伤害的应用，除非英飞凌书面批准——照录要点，以原 PDF 为准。）

译者附注（全库视角）

1. SOA 五条极限线速查（原文口径，颜色为英飞凌 SOA 图惯例）：蓝=RDS(on) 线（欧姆定律、VGS=10 V、Tj=150 ℃）｜红=封装电流线（不随温度变）｜深绿=功率线（VDS·ID 恒定，ΔT=125 ℃）｜浅绿=热稳定线（Spirito，式 [4]）｜黄=V(BR)DSS 线。任务口径“六边界”与原文“五条”不符，以原文为准；两处原文笔误（“dictated y/spe ifi”、“inrush urrent”）已按上下文还原。判据量化：VGS 低于 ZTC 点→正温度系数→热不稳定；gfs 越大 ZTC 越高→现代管越要查这条线。
2. 感应开通选管判据（§7.1，可抄进选型表）：硬开关应用 QGD/QGS = 0.5~0.8、QGD/QGS(TH) < 1.0；配合 02_栅荷与开关性能全译 的 QGS/QGD 定义与 00 篇表 1（C7 的 QGD/QGS = 30/23 ≈ 1.3——含平台后电荷，两口径不同，比较时须用同一 datasheet 口径）。
3. OCR 还原清单（txt → 原文实义）：onta t→contact；inverts→inverters；dictated y/spe ifi→dictated by/specific；inrush urrent→inrush current；auses→causes；It should be notes→noted；swit h off faster than swit h on / networ →switch…/network；devi e's ody diode→device's body diode；appli ation / advisa le / re ommended / devi e footprint→application/advisable/recommended/device footprint；ground oun e→ground bounce； ody effe t→body effect；式 [2] IDS ∙ ID→VDS ∙ ID（按式 [4] 推导链还原，「待核实」原 PDF 是否即印 VDS——若原文确印 IDS 则为原文笔误）；Te hnologies/ustomer's/responsi ility 为免责页同款连字丢失，不影响技术内容。
4. 与 00 篇的分工：本篇 §3 雪崩与 00 篇 §5.3（C7 短路限流）互补——C7 低饱和水平是“软保险”，本篇的降额/吸收/慢关断是“硬防线”；§8 体二极管与库内同步整流专题（01_横评_同步整流SR控制器）及 65 W 对比的“CCM 无 Qrr 豁免权”论断互为表里；§9 的“回流路径正对电流路径”与 GaN 篇 §5.3 布局核算同源。
5. 数值锚点（全部照录自原文）：雪崩热失效温度 ≈400 ℃；单脉冲雪崩 VDS 尖峰 1.2~1.3×V(BR)DSS,(min,25)；QFN 5×6/S3O8 封装 Tj,max 150 ℃（硅 175 ℃）；电压裕量 ≥20%、电机驱动 2×母线；曲线仪栅串 100 Ω；栅压典型 ±20 V；封装电阻在 RDS(on)<10 mΩ 才显著；键合线 TMAX=220 ℃；慢栅驱动压 Qrr 的适用上限 ≈20 kHz。

上一级：超结MOSFET