MOSFET 架构演进深潜 —— 平面 → 沟槽 → 超结 → 屏蔽栅：每一代的物理与代价

库内定位：20_基本元器件/03_功率器件/器件物理 层的第一篇教程。平面 MOSFET 两篇全译 给了寄生元件的“总览”，超结两篇全译 给了“怎么吃红利、怎么不被咬”，GaN 与隔离驱动基础 讲了换材料之后的世界——但四代架构（平面 planar → 沟槽 trench → 超结 superjunction → 屏蔽栅 shielded gate）为什么按这个顺序出现、每一代改掉了哪项物理、又欠下哪笔新债，散在各篇正文与译注里。本篇用一条主线把它们串起来：导通电阻与耐压的兑换率。

数值规范：库内译本数字一律标出处（IR AN-1084、Vishay AN608A、Infineon CoolMOS™ C7 AN、Infineon《Designing with power MOSFETs》，下文简称 00 篇 / 01 篇 / C7 篇 / 失效篇）；一维结与极限线物理标“教科书通识”；业界共识量级标“业界共识”；拿不准标「待核实」；所有代入例均经复算，厂商未公布的数据不编造。

读法：§1 是全篇基础（为什么导通电阻有极限）；§2~§4 每节按动机 → 物理 → 公式/数字 → 代价 → 工程含义五拍展开；§5 总表、§6 失效、§7 落位；赶时间直接跳 ## 精炼速查。

0. 全篇总览：每一代在改哪一项核算

一条主线：每一代都是对 AN-1084 式 (1) 那条七分量 RDS(on) 中的某一项动刀，同时给动态参数（Qg/Qoss/Qrr）或失效模式（雪崩/dV/dt/振荡）记一项新的核算项。GaN 是这条线的尽头走法——不改核算口径，换核算的币种（GaN 篇 §1），本篇末尾只作对照，不展开。

1. 为什么导通电阻有极限——七分量与“硅限线”

1.1 动机：先建立“电阻核算”

选管看 RDS(on)，但 RDS(on) 不是单一电阻，而是一串串联电阻的核算。AN-1084 给出七分量拆解（00 篇 §3，式 (1) 照录）：

$$R_{DS(on)} = R_{source} + R_{ch} + R_A + R_J + R_D + R_{sub} + R_{wcml}$$

各分量的权重随耐压档此消彼长（00 篇 §3，原文图 9 为 50 V/100 V/500 V 三档堆叠图）。文字版对照：

架构演进的每一代，就是把权重最大的那一项换掉。

1.2 物理：耐压是用“厚而轻的漂移区”买来的

一维突变结（一侧轻掺杂 N_D）是所有耐压设计的出发点。耗尽区内电场线性分布、结面处峰值，构成三角形剖面（教科书通识）：

$$E(x) = \frac{q N_D}{\varepsilon_{Si}}(W - x), \qquad E_{max} = E_c$$

其中 E_c 是硅的临界击穿场强——雪崩倍增开始的门槛，量级 2×10⁵ V/cm（00 篇 §2，AN-1084 以“可达穿通后雪崩随之开始”给出此数）。峰值顶到 E_c 即击穿，于是：

$$W_B = \frac{\varepsilon_{Si} E_c}{q N_D}, \qquad BV = \frac{1}{2}E_c W_B = \frac{\varepsilon_{Si} E_c^2}{2 q N_D}$$

两条读法（E_c 视为常数时）：BV 正比于漂移区厚度 W_B（用厚度买耐压）、反比于掺杂 N_D（用“轻”买耐压）。这就是“耐压与漂移区厚度的绑定律”——而 R_D = ρ·W_B 恰好是这条绑定律的代价方。

代入例（600 V 档，教科书通识+复算）：取 E_c = 2×10⁵ V/cm、ε_Si = 11.7×8.854×10⁻¹⁴ F/cm ≈ 1.04×10⁻¹² F/cm：

• 厚度：W_B = 2·BV/E_c = 2×600/(2×10⁵) = 6×10⁻³ cm = 60 µm；
• 掺杂：N_D = ε_Si·E_c²/(2q·BV) = (1.04×10⁻¹² × 4×10¹⁰)/(2×1.602×10⁻¹⁹×600) ≈ 2.2×10¹⁴ cm⁻³；
• 反代校验：BV = ε_Si·E_c²/(2q·N_D) ≈ 4.14×10⁻²/7.0×10⁻⁵ ≈ 5.9×10² V ✔；
• 电阻率：µ_n ≈ 1350 cm²/(V·s)（教科书量级）→ ρ = 1/(q·µ_n·N_D) ≈ 1/(1.602×10⁻¹⁹×1350×2.2×10¹⁴) ≈ 21 Ω·cm；
• 比导通电阻：R_on,sp = ρ·W_B ≈ 21 × 60×10⁻⁴ ≈ 0.13 Ω·cm²。

读数：一只理想的 600 V 平面管，光漂移区一项就要 60 µm 的轻掺外延、0.13 Ω·cm² 的比导通电阻——这还没算沟道、衬底与封装。

把耐压翻倍看指数的威力（同口径假设，教科书通识推演）：BV = 1200 V 时 W_B 翻倍到 120 µm、N_D 减半（ρ 翻倍）：

• 按 BV²（E_c 常数）：R_on,sp ≈ 0.13 × 4 = 0.52 Ω·cm²；
• 按 BV^2.5（计入 E_c 随掺杂走低）：R_on,sp ≈ 0.13 × 5.66 ≈ 0.74 Ω·cm²。

每翻一档耐压，代价按 5.7 倍滚——这就是高压平面管“贵硅片、大电容、大损耗”三连的全部来历。

1.3 公式：RDS(on)×A 对 BV 的“硅限线”

把上面两式合并，得到漂移区比导通电阻与 BV 的理论关系（教科书通识，Baliga 品质因数口径）：

$$R_{on,sp} = \frac{W_B}{q \mu_n N_D} = \frac{4\,BV^2}{\varepsilon_{Si}\,\mu_n\,E_c^3} \qquad (\propto BV^2\ \text{，若 } E_c \text{ 视为常数})$$

分母里 E_c 的三次方就是“极限线的税率”：临界场强是硅材料的“汇率”，一美元耐压能换多少电阻全由它定。但 E_c 并非常数——掺杂越轻 E_c 略越低（教科书通识），高压端电阻恶化比 BV² 更快；计入这一依赖并叠加最优掺杂剖面，实用“硅限线”拟合为：

$$R_{on,sp} \propto BV^{2.4 \sim 2.5}$$

指数 2.4~2.5 与“平面硅极限线”的口径即 Chen & Hu 1982（C7 篇参考文献 [1]）一脉的教科书通识；C7 篇 §2 原文只说“硅限线是屏障”并给出图 2 曲线，未给公式，公式与指数属教科书通识。工程记忆锚点：耐压翻倍，平面比导通电阻 ×5.7（2^2.5 = 5.66）。

检验锚点（库内数字）：C7 篇表 1 给出 C6/CP 比导通电阻 24 mΩ·cm²、C7 10 mΩ·cm²（=1 Ω·mm²，高压超结首破线）——两者都远低于 §1.2 例算的 0.13 Ω·cm² 平面理想值。低于“任何平面结构都压不下去”的理论线，就是 00 篇图 2“各代 CoolMOS 逐级下移、C7 位于最低处”的量化含义。

1.4 代价与工程含义

• 极限线不是工艺问题，是结构问题：加密单元、缩短沟道、换栅氧都只动表面项（R_ch/R_A/R_J），动不了体项 R_D = ρ·W_B——N_D 与 W_B 被 BV 唯一定死。这正是 §2 平面管在 600 V 档无出路、§4 超结必须重写结构的原因。
• 比导通电阻 RDS(on)×A（Ω·cm² 或 Ω·mm²）是架构比较的正确口径：单看 mΩ 没有意义，面积不同核算就不同（换算：10 mΩ·cm² = 1 Ω·mm²）。
• 耐压裕量的下限由 BVDSS 决定，BVDSS 在 250 µA 漏电流下测、随温度轻微上升（失效篇 §3）——选型先立 20% 裕量基线（失效篇 §3.4，详见 §6.2）。

2. 平面 MOSFET——贴着极限线的第一代

2.1 动机与结构

双扩散 MOS（VDMOS）把源、栅、漏垂直排布：n⁺ 源区与 p 体区双扩散形成 1~2 µm 沟道（下限由双扩散工艺控制力决定，AN-1084 §4），多晶硅栅压在栅氧上，下方依次是 p 体区、n⁻ 外延漂移区、n⁺ 衬底（00 篇 §1 图 3）。电流垂直走，耐压由 p 体/n⁻ 外延结承担——这就是式 (1) 中 R_D 与 R_J 的物理来源。

平面 VDMOS 单元剖面（示意，对应 00 篇图 3/图 8 的电阻位置）
   S ────────────┬─ G(多晶硅) ─┬────────────  S
                 │  栅氧 tox   │
   n+ 源▔▔▔▔▔│▔▔▔▔▔▔▔▔▔▔▔│▔▔▔▔▔n+ 源     ← R_source
   p 体区 ＼  ↑沟道 R_ch ↑  ／p 体区
           ＼ R_A → R_J ／                        ← 积累层/JFET 瓶颈
   ─────────────────────────────────  p体/n- 结（耐压面）
   n- 外延漂移区  ←←← R_D（ρ·W_B）→→→           ← 高压档 95% 在这里
   ─────────────────────────────────
   n+ 衬底 → R_sub → 漏极金属化                   ← 低压档变显著

同一结构里还住着两个“房客”：两只体区之间的寄生 JFET 在漏压升高时耗尽区互顶、限流；寄生 BJT（p 体-n⁻ 外延结 + 基区电阻 RB）埋下误开通与提前击穿的种子（00 篇 §1；§6 失效章展开）。

2.2 物理：为什么单元加密救不了高压

高压档的电阻核算几乎全在体项：传统高压 MOSFET 约 95% 的器件电阻躺在漏极漂移区（C7 篇 §2 原文），而低压管漂移区只占约 30%（同段）。加密单元（缩 pitch）只压表面项 R_ch/R_J/R_source；R_D = ρ·W_B 是整片体硅的串联电阻，与表面几何无关。反过来，加厚外延能降 R_D 吗？不能——§1.2 已算过：N_D 与 W_B 被 BV 定死，外延“必须厚、必须轻”，这是耐压的买价。

单元密度的历史数字（AN-1084 §4）：1980 年前后约 50 万单元/in² → 平面工艺约 800 万/in² → 沟槽工艺约 1200 万/in²。按方形阵列换算单元间距（教科书换算）：8×10⁶/in² ≈ 1.24×10⁶/cm² → 约 9 µm；1.2×10⁷/in² → 约 7.3 µm。表面项的上限在持续下压，但体项纹丝不动。

2.3 数字：平面在极限线上的位置

• 极限线图（C7 篇 §2 图 2 口径）：横轴 BV、纵轴 RDS(on)·A（Ω·cm²），平面器件的点贴着 BV^2.5 幂律线排布；更高耐压=更高指数惩罚（翻倍 ×5.7）。
• 高压档 95% 电阻在漂移区（C7 篇 §2）；低压档主导分量换成 R_ch + R_wcml（AN-1084 §3，图 9）——同一结构，两端受制于不同的项，这就是后续两代架构分别从两端下刀的原因。
• 平面时代的附加成本：R_D 大 → 要靠大面积摊薄 mΩ → 芯片大 → 电容与栅荷全大（C7 篇 §3.1“芯片面积与电容同降”的逆命题）。

2.4 代价与工程含义

• 高压档出局：超结商用后，600 V 档的平面 HEXFET™ 被取代（失效篇 §1 原文：CoolMOS™“取代老式 HEXFET™ 器件”）。65 W 五拓扑对比 的初级管选型里已看不到高压平面管的身影（平面 README 联动节）。
• 低压档让位：R_ch 主导的低压档由沟槽接管（§3）。
• 平面的残余价值：结构简单、栅漏电容剖面平缓、雪崩与线性模式相对“皮实”（定性，业界共识；库内未给平面与超结的雪崩对比数据「待核实」），在成本敏感与老旧设计替代料场景仍有存量。
• 读旧文献要带时代滤镜：AN-1084“高压 >200 V 时 MOS 输给 BJT”是 2000 年前的结论，已被超结推翻（00 篇译者附注 5）——平面文献的断言是“平面时代的快照”。

3. 沟槽 MOSFET——把沟道电阻打下来

3.1 动机

低压档（几十 V 到两百多 V 量级）的核算里漂移区只占约 30%（C7 篇 §2），主导项是 R_ch 与封装项（AN-1084 §3）。压 R_ch 的老路是缩 pitch，但平面栅要给源金属化留接触、给 JFET 区留通道，pitch 压到 9 µm 量级就到头（AN-1084 §4“栅极必须能从单元中心接触源金属化”）。要么把栅竖起来。

3.2 物理：沟槽为什么降 R_ch

沟槽栅把栅电极刻进硅体：沟道沿沟槽壁垂直形成，不再占据表面面积。

沟槽单元剖面（示意，对应失效篇 §1 图 2 右：栅电极/栅氧/栅多晶硅/场板/背面漏极）
   S ───────┬──────────┬───────  S
   n+ 源▔▔▔▔│▔▔▔▔▔▔▔▔▔▔│▔▔▔▔▔n+ 源
   p 体区   │   沟槽   │   p 体区
            │ ┌──────┐ │
            │ │ G 栅 │ │ ← 沟道沿槽壁垂直走（↑↑），R_J 瓶颈区被栅填充
            │ │电极  │ │
            │ │[屏蔽板│ │ ← 源极电位的屏蔽电极/场板（§3.3）
            │ │ 接 S]│ │
            └─┴──────┴─┘
   n- 漂移区（薄、可重掺——场板帮着扛场）
   n+ 漏（背面金属化）

三项收益（结构事实出自失效篇 §1 图 2 剖面；AN-1084 §1 指出“沟槽单元密度更高但制造更难”）：

1. 单元密度：1200 万/in²（AN-1084 §4），间距约 7.3 µm（§2.3 换算）——单位面积沟道宽度（决定 gfs 与 R_ch）按比例增大；
2. 寄生 JFET 消失：平面结构里两体区之间的 JFET 瓶颈区，被沟槽内的栅电极占据——R_J 从核算表中基本划掉；
3. 绕开双扩散沟道下限：垂直沟道长度由沟槽壁的掺杂/工艺定，不再受 1~2 µm 双扩散极限约束（AN-1084 §4 给出极限，沟槽绕开属结构推断）。

七分量核算的重排：低压档从“R_ch + R_wcml 双头主导”变成“封装项出头”——硅这一侧的表面项被沟槽打到了与封装同量级，下一步的天地在封装（铜夹片、开尔文源极，失效篇 §4）。

英飞凌 OptiMOS™ 即沟槽技术（失效篇 §1 原文）。今天低压档继续进步的瓶颈已不在硅——RDS(on) 低于约 10 mΩ 后封装电阻才变得显著（失效篇 §4 原文脚注），接触/键合/铜夹片成为“第二外延层”。

3.3 屏蔽沟槽（shielded gate）：同时压 R_on 与 Q_gd

在沟槽更深处、栅电极与漏侧漂移区之间插入一块接源极电位的屏蔽电极（即场板 field plate；失效篇 §1 图 2 的沟槽剖面中“场板”字样即此类结构）。机理两条（机理为业界共识/教科书通识，库内 AN 未设专章）：

• 屏蔽效应压 Q_gd：栅极电容“看到”的是恒定源极电位的屏蔽板，而不是摆动的漏极电位——栅漏直接交叠被切断，CGD/QGD 骤降。收益立刻兑现：AN-1084 式 (4) 给出 dV/dt 能力 = V_th/(R_G·C_GD)，CGD 越小越抗感应开通；失效篇 §7.1 的选管判据 QGD/QGS 越低越稳（§6.1 详述）——压 Q_gd 同时是降开关损耗与提抗扰。
• 场板效应压 R_on：屏蔽板把沟槽底部的表面峰值电场摊平，允许漂移区在同等 BV 下提高掺杂（教科书通识：场板缓解表面场集中）——比导通电阻再下一城。

两条收益同源：“栅与漏隔开、场被管起来”。一张表看两条收益怎么各自兑现：

“同时压 R_on 与 Q_gd”是屏蔽栅相对普通沟槽的定义性进步（业界共识）；库内未收录屏蔽栅具体器件的参数表，「待核实」不引具体数字。超结 C7 把 QGD 压到 30 nC（§4.3 表）走的是同一目标（压 CGD）在另一种结构上的实现。

3.4 代价与工程含义

• 工艺代价：深槽刻蚀、槽壁栅氧均匀性、深宽比控制——AN-1084 §1 原文“沟槽制造比平面更难”在今天依然是良率与成本的约束。
• 动态代价：单元密度与 gfs 一路上涨，把两项隐藏代价抬上桌面——栅漏回路振铃/振荡（§6.3）与 Spirito 热不稳定（§6.4）。这是“低压管越来越快”的物理反噬，不是工艺退步。
• 工程落位：低压 MOS 的现在时——新设计的低压段基本是沟槽/屏蔽沟槽的世界（业界共识）；库内实例：NCP1568 ACF 板次级同步整流管 FDMS86202（GaN 篇 §5 表 C 实装清单）。低压算例的另一参考是 01 篇的 SiRA04DP（QGD typ 4 nC、RDS(on) typ 1.8 mΩ，01 篇表 1）——注意该篇只说它是 Vishay 低压器件，未指明架构。
• 中压段（~250~600 V）：沟槽与超结在此交叠，具体分界随代际漂移，「待核实」——库内只覆盖两端（低压 OptiMOS 口径、高压 CoolMOS 口径）。

4. 超结 MOSFET——电荷补偿打破极限线

4.1 动机

§1~§2 的死结：承受压要“厚而轻”的外延，导电要“薄而重”的通路，平面结构里两者是同一块硅。要么把“承受压的”和“导电的”分开——超结（superjunction, SJ）的 charge balance（电荷补偿）就是把这两件事拆到同一片硅里的两种柱子上（C7 篇 §2；1999 年西门子/英飞凌 CoolMOS™ 首次商用，理论源头 Fujihira 1997 = C7 篇参考文献 [2]）。

4.2 物理：charge balance 与“立起来”的电场

在 n⁻ 漂移区里嵌入尺寸精确、掺杂精确的深 p 柱（p-columns），与 n 区柱交替排布成补偿结构（C7 篇 §2 图 1）。工作方式：

• 导通时：电流走重掺杂的 n 通路柱——R_D 的“ρ”项被压缩一个量级；
• 耐压时：p 柱的多余电离受主与 n 柱的多余电离施主互相抵消，净电荷为零；横向电场先在柱间互耗尽中承受掉一部分电压，纵向电场剖面从平面结构的三角形被“拉直”成近矩形——平均场强从 E_c/2 抬到接近 E_c，同样 BV 只需一半厚度（C7 篇 §2；空间电荷区演化见原文图 8 仿真：低 VDS 时耗尽区“包卷”p 柱，高 VDS 时变成“水平电容器”）。

要点（C7 篇 §2 原文口径）：耐压按“净电荷为零”承受，导通按重掺杂走电——导通电阻与耐压就此解耦。

电场剖面（沿深度方向，教科书通识示意）
平面（三角）：  E ▲峰值 E_c 在结面      超结（近矩形）： E ┌────────────┐ E_c
                │＼                                  │            │
                │  ＼                                │   平均≈E_c  │
                └────＼────→ 深度                  └────────────┘→ 深度（减半）
                平均 = E_c/2

4.3 公式与数字：BV^2.5 → 近似线性

• 极限线迁移：平面 R_on,sp ∝ BV^2.5 → 超结接近线性（教科书通识；理论依据 Fujihira 1997，C7 篇参考文献 [2]）。锚点：耐压翻倍，平面贵 5.7 倍，超结只贵约 2 倍。
• 量级推演（教科书通识+假设量级，接 §1.2 的 600 V 例）：矩形场 → 厚度减半（0.13/2）；柱掺杂比平面外延高约一个量级（业界量级，具体值随厂代而异）→ ρ 再降 10 倍：0.13 Ω·cm² ÷ 2 ÷ 10 ≈ 6.5 mΩ·cm²——与 C7 实测 10 mΩ·cm² 同量级，通道打通。
• 代际台阶（C7 篇 §2~§3、表 1，以 600~650 V 相近 RDS(on) 档 IPW60R041C6 / IPW60R045CP / IPW65R045C7 对照）：

代际演进的每一步都对应“柱的深宽比再加、间距再缩、掺杂再提”（C7 篇 §2 图 3：C7 补偿柱纵横比远高于 CP）——代价与红利一起放大，见下三小节。任务口径的“G6/G7”对应库内英飞凌命名 C6/C7；他厂同类代际未收录「待核实」。

4.4 代价一：电容非线性与 Eoss/Qoss

超结把漂移区变成“柱阵”，输出电容的物理随之改写（C7 篇 §3.4）：

• 台阶从哪来：低 VDS 时空间电荷区包卷 p 柱——有效面积大、厚度小，Coss 很高；VDS 升高后耗尽区先波浪形、继而转为“水平电容器”——台阶处 Coss 骤降超过一个量级。台阶位置 = 柱结构完全耗尽的电压：CP/C6 在 40~50 V，C7 凭更细间距提前到 约 20 V（C7 篇 §3.4/§5.2）。
• 硬开关固有代价：Eoss 在关断时存入、下次开通原样烧掉，P_Eoss = f × Eoss（C7 篇式 1）。代入 130 kHz（800 W PFC 场景，C7 篇 §4.2）：C6 2.86 W、CP 3.64 W、C7 1.56 W——轻载时这是占比最大的固定损耗，也是 CP 的 Coss@400 V（220 pF）反而最大的原因。
• 对 GaN 的对照核算（衔接）：硅超结 Co(er) 146~310 pF 档（表 1）对 GaN 约 30 pF 量级；400 V/100 kHz 下 P_Coss 约 1.6 W 对 0.24 W（GaN 篇 §1.3，量级假设口径）——GaN 的优势在电荷不在电阻的硅侧基线即此。
• 非线性是双刃剑：台阶前的高 Coss 是天然的“准 ZVS 缓冲”（关断时 dv/dt 先被压低），台阶后的低 Coss（约 50 pF，C7 篇 §5.2）允许漏压飞升——于是同一只快超结存在两种关断模式，由栅电阻与负载电流决定（C7 篇 §5.1/§5.2/§5.4 小结照录）：

• 栅电阻分档纪律（C7 篇 §5.3~5.4，45 mΩ 档 C7）：RG ≥10 Ω 栅控 / 5.3 Ω 过渡 / ≤3.4 Ω Coss 限制（峰值电流 <50 A 时 dv/dt 仍在 100 V/ns 内）；CP 在 5.3 Ω 已顶到过渡区上沿且额定只有 50 V/ns；C6 凭高 CGD/Coss 即便 1.8 Ω 仍受控但慢。换其他档位按“RDS(on) 翻倍 → RG 翻倍”缩放；布局存疑时初测先上 23 Ω（C7 篇 §6.3）。

4.5 代价二：体二极管反向恢复（超结二极管为什么慢）

体二极管是 p 体区与 n⁻ 外延层之间的寄生 pn 结（失效篇 §8），超结里它换了一副“材料”：

• 机理（业界共识口径；库内两篇 AN 未展开微观推导，标注为业界共识）：体二极管正偏导通时，少数载流子注入的对象不再是平面结构那层 2×10¹⁴ cm⁻³ 量级的轻掺外延（§1.2 例算值），而是掺杂高一个量级以上的补偿柱区；p 柱与 p 体区相连构成强 p 型发射侧，双向注入的存储电荷远多于平面轻掺结，抽走这些电荷就是慢而“硬”的反向恢复。这正是“超结无轻掺外延结可依赖”的直接后果。
• 数字核算（库内）：650 V 超结大电流档 Qrr 约 0.5~1.5 µC 量级（业界量级/假设，GaN 篇 §1.2）；P_Qrr = Qrr·V_bus·f_sw，代入 400 V/100 kHz = 20~60 W——对几百瓦电源是直接热失效。故有库内那句“CCM 图腾柱没有反向恢复豁免权”（GaN 篇 §1.2 转引 NCP1681 口径）。
• 硬换流在哪一刻爆发（失效篇 §8 的同步 Buck 案例）：Q1 关断 → 电感电流经 Q2 体二极管续流 → 死区结束 Q2 开通（同步整流）→ Q2 关断、电流再次流过它的体二极管 → Q1 开通的瞬间就是 Q2 体二极管恢复的关键时刻——Q1 开通过快，Q2 体二极管峰值反向恢复电流上升过快，器件可能当场被毁。反向恢复波形按失效篇图 17 分六区间（关断→开通→正偏存储→电流过零反向→恢复完成（阴影=Qrr）→阻断），Qrr 是硬换流坚固性的关键参数（失效篇 §8 原文）。
• 厂商对策：英飞凌高压 CoolMOS 家族专设快恢复体二极管的 CFD 系列（失效篇 §8 原文）——“标准超结体二极管不够快”的官方佐证；靠放慢栅驱动压低对面管体二极管恢复电流的实用上限约 20 kHz（失效篇 §8）。
• 工程含义：硬换流场合（CCM 半桥、LLC 初级）选管先查 Qrr/硬换流坚固性；CrM/软开关（电流自然过零、软恢复）硅超结免检——同一颗控制器，模式从 CrM 换 CCM，选材资格就变（GaN 篇 §1.2 误用案例）。

4.6 代价三：雪崩、dV/dt 与栅漏振荡

• 雪崩余量随芯片缩小缩水：雪崩热失效温度接近硅本征温度、约 400 ℃（失效篇 §3.1.2）；而“缓解高能雪崩需要更大的芯片面积”（失效篇原文）——C7 同档面积减半（表 1 比导通电阻 24→10 mΩ·cm²），雪崩能量预算同比缩水（面积-能量的联系为失效篇 §3.1.2 原文逻辑的直接推论，属推断）。雪崩细节见 §6.2。
• dV/dt 更敏感：低 QGD/Crss 是红利的另一面——快超结 dV/dt 额定从 50 V/ns 放宽到 C7 的 100 V/ns（C7 篇 §3.4），但外部 10 pF 栅漏寄生电容即可引发谐振振荡，安全线 外部 CGD < 5 pF（C7 篇 §6.1）；增益转折频率 f_G ∝ C_rss_eff·Gfs/(2·Ciss·C_DS)（C7 篇式 8）——Crss 越低转折频率越高，越容易被布局寄生“顶进”高增益区。
• 封装下沉：比导通电阻减半使“TO-247 档位装进 TO-220”成为可能（TO-247 19 mΩ / TO-220 45 mΩ 档，C7 篇 §3.1），源极电感约减半、开关损耗再降——架构红利外溢到封装层。

5. 架构对比总表

（数字口径：超结三列为 C7 篇表 1 的 600~650 V、45 mΩ 档；平面/沟槽为定性+文中数字；「—」= 库内无对应数据。）

读表三句话：

1. 比导通电阻一行是“架构的阶级”：平面贴线、超结破线，破线幅度就是 CoolMOS 十年的成绩单（24→10 mΩ·cm²）。
2. QGD/Eoss 两行是“红利的代价”：电荷与储能的降低并非无代价——柱结构把它们从“大而平”改成了“小而陡”（§4.4），行为随之改变。
3. 体二极管与雪崩两行是“架构的性格”：超结赢在开关、输在换流与过载耐受；选型先按拓扑问“有没有硬换流、有没有雪崩暴露”，再比 mΩ。

6. 失效物理——架构演进把失效模式换了一批

（本章提炼自失效篇与 00 篇/C7 篇对应章节；失效篇讲“怎么不炸”，本章讲“为什么架构越新，炸法越新”。）

6.1 感性开通与直通：QGD/QGS 判据

机理（AN-1084 §10 两机理 + 失效篇 §7）：半桥中互补管开通时，开关节点 dVDS/dt 经 CGD 往栅极打电流：

$$V_{GS} = R_G\, C_{GD}\, \frac{dV}{dt} \quad\Rightarrow\quad \frac{dv}{dt}\Big \vert _{max} = \frac{V_{th}}{R_G\, C_{GD}} \quad \text{(AN-1084 式 4)}$$

尖峰超过 V_th 即感应开通——上下管同时部分导通，大电流灌半桥。第二条路经寄生 BJT：dV/dt 在基区电阻 RB 上建立电压，超过约 0.7 V 基射结正偏（AN-1084 式 5，机理二）。注意芯片上实际尖峰大于端子观测值——内部栅电阻 R_G(INT) 在回路里（失效篇 §7 原文）。

量级感受（教学代入例，假设口径）：取栅回路低阻驱动 R_loop = 5 Ω（业界量级）、dV/dt = 50 V/ns（Si 硬开关上限，GaN 篇 §1.2）、C_GD 有效值取 10 pF 量级（台阶后高压段量级；C7 表 1 Crss@400 V = 12 pF）：耦合电流 I = C·dV/dt = 10×10⁻¹² × 5×10¹⁰ = 0.5 A，ΔVGS ≈ R_loop·I = 2.5 V——已踩到高压管 V_th（2~4 V，AN-1084 §5）的门槛。这解释了两件事：为什么判据用电荷比（QGD/QGS）而非瞬时电容（Crss 全程强非线性）；为什么低阻灌电流路径/负压关断是硬手段。

判据与口径：失效篇 §7.1 给出硬开关选管判据 QGD/QGS = 0.5~0.8、QGD/QGS(TH) < 1.0（比值越低越抗感应开通）。用 C7 篇表 1 算同口径比值（含平台后电荷，与上述判据口径不同、只看趋势——失效篇译者附注 2）：C6 150/36 ≈ 4.2 → CP 51/34 ≈ 1.5 → C7 30/23 ≈ 1.3——三代一路压低，架构演进方向与判据一致。

为什么超结“怕”感性开通：不是 QGD 本身大（恰恰很小），而是**“快”放大了一切**——超结把 dV/dt 从 ~10 V/ns 量级推到 40~100 V/ns（C7 篇 §6.3：C7 @10 Ω 约 40~50 V/ns；§5.4：峰值电流 <50 A 时 1.8 Ω 仍在 100 V/ns 内），同样的 CGD 偏差、同样的布局寄生，耦合电流 I = C·dV/dt 随 dV/dt 线性放大；且低 Crss 抬高增益转折频率（式 8），外部 CGD 10 pF 即可起振。对策（失效篇 §7.1 + C7 篇 §6）：增大 Rg_on 放慢开通、“关断快于开通”网络、必要时外加栅源电容、可编程栅驱动（MOTIX™ 6EDL7141，失效篇 §7.1 原文）；布局上外部 CGD < 5 pF（C7 篇 §6.1）。

6.2 雪崩：能量等级与“芯片面积代价”

• 失效两型（失效篇 §3.1）：闩锁——雪崩电流流过寄生 NPN 的基区电阻触发导通，OptiMOS 各代已力图消减、“许多技术中闩锁不再发生”，但并非所有技术皆然；热失效——结温冲到约 400 ℃（接近硅本征温度）占多数。
• 能量等级（失效篇 §3.2~3.3）：单脉冲 UIS 下漏压被钳在 BVDSS 上，实测尖峰约 1.2~1.3×V(BR)DSS,(min,25)；单脉冲与重复雪崩是两种性质不同的应力（失效篇 §3.3 归纳）：

雪崩不是推荐工作条件（失效篇 §3.3 原文措辞）。

• 架构演进的面积代价：失效篇 §3.1.2 原文点破矛盾——“技术降 RDS(on)·A 意味着同 RDS(on) 用更小芯片，而缓解高能雪崩需要更大的芯片面积”。C7 同档面积减半（表 1），EAS 预算同比缩水（推断，逻辑同上）。裕量纪律：最坏稳态电压之外至少 20%（电机驱动惯例 2×母线，失效篇 §3.4）；超压没有便宜的解——RC 缓冲与慢关断都要用效率来付（失效篇 §3.4）。

6.3 并联振荡：快管的“互相喊话”

并联的稳态均流靠 RDS(on) 正温度系数自动均衡；开关工况的难度随频率上升（失效篇 §10）。失配参数清单：VTH、gfs、CGS、CGD、Qrr、RDS(on)——动态期某管可能独吞电流、违反 SOA。更险的是经布局互耦的振荡：第一管开关时源极节点快速摆动，经慢管 CGD 耦合到公共栅连接，引发快速开关振荡（失效篇 §10）——快超结低 Crss、高 f_G 使同一布局更容易落进振荡区（C7 篇 §6.1）。对策（失效篇 §10 + C7 篇 §6.5）：每管独立栅驱动网络、布局对称、栅回路电感一致；每只栅极各串一只磁珠（100 MHz 处 50~60 Ω 有耗阻抗；例 Murata BLM41PG600SN1，1806 封装 6 A/0.01 Ω，C7 篇 §6.5）——磁珠把栅振铃从衰减 8~12 个周期压到一两个周期（C7 篇 §6.5 原文）。

6.4 Spirito 热不稳定：高密度化的隐藏代价

架构演进把 gfs 一路推高（单元密度↑、沟道↑），而 gfs 越大，转移特性的零温度系数点（ZTC）越移向高 VGS（失效篇 §6.4）——VGS 低于 ZTC 的区域电流随温度上升（正温度系数），多单元间电流聚集、热失控，即 Spirito 效应；判据（失效篇式 [4]）：

$$V_{DS} \cdot \frac{\delta I_D}{\delta T} > \frac{1}{Z_{thJC}(t_{pulse})}$$

工程含义：线性模式（浪涌限流、热插拔、慢开关穿越饱和区）是现代高密度管的雷区——“每个开关周期器件都会穿过饱和区”，放慢开关（压 EMI/雪崩）就在拉长暴露时间（失效篇 §6 原文）。SOA 图五条极限线（RDS(on)/封装电流/功率/热稳定/BVDSS）逐一核对，热稳定线最常被旧 datasheet 略去但依然存在（失效篇 §6.4）。

7. 工程落位：从 65 W 到图腾柱怎么选架构

选型次序：先问换流方式与频率，再问耐压档，最后比 mΩ。

1. 65 W~150 W 适配器（反激/QR/ACF）：初级 600~650 V 超结（UC3842/QR 档 650 V Si、ACF 档 CoolMOS CP 代实装 IPL60R385CP/299CP——平面/超结 README 联动节）；次级低压 沟槽 SR。硬开关反激关注 Eoss（轻载效率）；ACF 凭 ZVS 把 Eoss 与 Qrr 同时清零——这正是 CP/C7 电容台阶“低损耗非线性 ZVS 缓冲”的用武之地（C7 篇 §5.2）。
2. 图腾柱 PFC：慢桥臂整个半周常通、开关损耗≈0，选 RDS(on) 即可——650 V 超结（库内 EVM 实装 FCPF067N65S3，GaN 篇 §1.2）；快桥臂看模式：CrM 电流自然过零、体二极管软恢复，低 Qrr 硅超结可用；CCM 无 Qrr 豁免权——快桥臂必须 WBG（GaN 篇 §1.2/§5.2）。这是架构性格（§5 表）决定选材资格的教科书案例。
3. 几百 W~kW 硬开关 PFC/半桥：超结按损耗平衡点选档（800 W/130 kHz 时 C7 平衡点约 20 mΩ，C7 篇 §4.2）；栅电阻按分档纪律取（C7 45 mΩ 档：RG ≥10 Ω 栅控 / 5.3 Ω 过渡 / ≤3.4 Ω Coss 限制，其他档按“RDS(on) 翻倍 → RG 翻倍”缩放，C7 篇 §5.3~5.4/译者附注 2）；初测先高栅电阻（如 23 Ω）再下调（C7 篇 §6.3）。
4. 并联/大电流：独立栅驱动网络+磁珠+对称布局（§6.3）。
5. 跨入 GaN/SiC：超结的三项代价（Eoss、Qrr、dV/dt）正是 WBG 的卖点清单，但“雪崩耐量、栅压余量、体二极管免费续流”这些硅的隐性福利会被一并收回——选型是把福利按需买回的过程（GaN 篇 §1.4）。

选管五问（架构收敛后的最后检查）：

1. 有硬换流工况吗？→ 查 Qrr/体二极管坚固性，必要时 CFD 系列或 WBG（§4.5）；
2. 有雪崩暴露（漏感/无钳位关断）吗？→ 20% 裕量起步 + EAS 核对（§6.2）；
3. 硬开关半桥吗？→ QGD/QGS 0.5~0.8 判据 + 外部 CGD <5 pF 布局自查（§6.1）；
4. 轻载效率敏感吗？→ 比 Eoss/Co(er) 而非只比 RDS(on)（§4.4）；
5. 要并联或极快关断吗？→ 独立栅驱动网络 + 磁珠 + RG 分档（§6.3/§4.4）。

另记一项选型纪律：datasheet 的 ID(MAX) 基于理想散热，不是实际工作电流——比电流能力要看 RDS(on) 配合 RTH(JC) 的“全景”（失效篇 §4 原文）。

精炼速查

A. 架构演进时间线

B. 分界数字表（全部库内照录）

C. 待核实与推断汇总（本篇）

延伸阅读（库内路径）

• 寄生元件总览与 dV/dt 机理：01_PowerMOSFETBasics全译
• 栅荷/开关时间可算公式：02_栅荷与开关性能全译
• 超结技术宪法（charge balance/表 1/两模式）：01_CoolMOSC7技术全译
• 失效图鉴（雪崩/SOA/感应开通/Qrr/并联）：02_MOSFET应用与失效全译
• 换材料后的世界：06_GaN与隔离驱动基础
• 选型落位：04_65W适配器五拓扑同规格对比

上一级：器件物理