UC3842 — 01 引脚功能与关键规格

依据：TI SLUS223H（UCx84x 系列，2024-10 修订 H 版）§5 引脚配置、§6 规格、§7.3.1 引脚详解。文中“DS”均指此手册；数值均标 min/typ/max；标注「本库推导」「业界经验」的内容为手册之外的工程展开。

本篇总结

1. UC3842 的 8 个脚是“极致复用”的产物：ISENSE 一脚三用（电流内环采样、逐周期限流、斜坡补偿注入），COMP 一脚两用（环路补偿端口、外部强制关断端口）——理解了复用逻辑，外围电路就不用死记。
2. UVLO 迟滞 6 V（16 V 开 / 10 V 关）不是随意取值：芯片开启后电流从 0.5 mA 跳到 11 mA（typ），高阻启动电阻无法供给该电流，6 V 窗口 × CVCC 就是辅助绕组接管前的全部能量预算（本库复算：120 µF 给出约 45 ms 接管窗口）。
3. ISENSE 阈值 1.0 V（0.9~1.1 V）是“噪声免疫 vs 采样损耗”的折中：阈值高抗噪好，但 RCS 损耗大；官方实例 0.75 Ω 损耗约 0.7 W，手册另给 RP 偏置法把 RCS 做小降损（注意：偏置法配的是小 RCS，方向见 §2.5）。
4. COMP 的“集电极开路 + 0.5 mA 电流源”结构是刻意设计：让次级光耦“拉低”容易（对抗 0.8 mA 源电流即可），让 COMP 拉地关断安全（EA 内部限流不怕短路）。
5. 8 脚封装信号地/功率地合一，14 脚才有 VC（驱动独立供电）+ PWRGND——高频大 Qg 设计换 14 脚不是奢侈，是把驱动电流从信号地回路中分离出来。
6. 频率公式 fOSC = 1.72/(RRT×CCT) 初始精度只有 ±10%（47/52/57 kHz @ 52 kHz 测试点），温漂 5% typ——按公式算出的 110 kHz 实际可能落在 99~122 kHz，下游磁性件与 EMI 滤波器要按这个带宽设计。
7. 引脚故障后果不对称：RT/CT、VREF 开路是“安全失效”（停振无输出），ISENSE 开路/RCS 烧断、COMP 开路是“危险失效”（满占空比、靠 1 V 限流后备）——检修时先查危险失效路径。

1. 引脚配置总览

1.1 8 脚封装（SOIC-8 / PDIP-8，DS 图 5-1）

1.2 14 脚 / 20 脚封装多出的东西

选型含义（本库归纳）：fSW ≤ 100 kHz 且 Qg < 30 nC 的小功率设计，8 脚 + 好的地线布局够用；fSW ≥ 150 kHz、Qg > 50 nC、或 PCB 地不完整时，14 脚版（如 SOIC-14 的 UC2842D）以两个引脚的代价换回信号完整性，经济性更好。

2. 逐脚详解

每脚按固定五层展开：内部电路结构 → 为什么需要 → 外围怎么接 → 关键器件怎么算 → 开路/短路/接错会怎样。

2.1 VCC（脚7）— 芯片供电关键，也是离线启动的入口

内部结构：UVLO 比较器（开 16 V / 关 10 V，UC3842/44 档 min~max：开 14.5~17.5 V、关 8.5~11.5 V）+ 内部齐纳钳位 + 上电时序逻辑（放行 VREF、偏置、输出级）。DS 修订史注意点：齐纳电压典型值在 H 版由 34 V 改为 39 V（min 30 V），但正文与框图仍印 34 V——手册内部不一致处，设计上不要依赖钳位，按绝对最大 30 V（低阻抗源）、推荐 12~28 V 划界（DS §6.1/§6.3）。

为什么需要 6 V 迟滞：离线启动时 VCC 由“高压电阻 RSTART 缓缓充电”提供，这个电源只能给出约 1 mA——芯片一旦启动即需 11 mA（typ）/17 mA（max），没有迟滞的话 VCC 立刻被拉回阈值以下，始终无法建立。6 V 迟滞 = 给了 CVCC 一个“只放电不充电仍能维持”的窗口。本库复算（数值见 03 篇 §3.10）：CVCC=120 µF 时窗口时间 = 120 µF × 6 V / 16 mA ≈ 45 ms，足够软启动+辅助绕组接管。

外围怎么接：CVCC（储能，离线设计典型 47~120 µF）+ 0.1 µF 陶瓷就近旁路（DS §8.3 强制）；隔离设计再叠 DBIAS+辅助绕组。

关键器件怎么算：

• 旁路电容：DS 要求“至少 10 倍于主开关管栅电容”。栅电容 Cg ≈ Qg/Vg，例如 Qg=45 nC、栅驱 10 V → Cg≈4.5 nF → 10 倍 ≈ 47 nF → 取标准 0.1 µF，两者天然吻合。
• 芯片自身功耗：P ≈ VCC×(IVCC + Qg×fSW)。例：VCC=15 V、静态 11 mA、Qg=45 nC、fSW=110 kHz → 15 V × 16 mA = 0.24 W；SOIC-8 RθJA=117.4 ℃/W → 温升约 28 ℃。PDIP-8 为 74.1 ℃/W → 18 ℃。选封装前先做这项核算（热参数 DS §6.4）。

开路/短路/接错会怎样：

• VCC 开路/欠压：停在 UVLO 模式，VREF 被内部 5 kΩ 拉低、输出高阻——安全失效。
• VCC 对地短路：UVLO 保持关断，但 RSTART 上持续耗 (VBULK)²/RSTART（265 VAC 时约 1.3 W，本库复算），电阻发热——故障反而烧外围。
• VCC 接低阻抗 >30 V 源：超出绝对最大额定值，永久损坏。辅助绕组空载飞压是最常见来源（见 04 篇陷阱 9）。

2.2 VREF（脚8）— 5 V 精密基准，兼“启动完成”状态指示

内部结构：内部微调带隙基准 + 串联调整管，输出短路保护（短路电流 −30/−100/−180 mA，min/typ/max）。精度分档：UC184x/284x 为 4.95~5.05 V，UC384x 为 4.9~5.1 V（全温全条件 4.82~5.18 V，DS §6.5）。

为什么需要：三个使用方接在其上——振荡器充电电流（VREF→RRT→CCT）、反馈分压基准（与内部 2.5 V 配套）、外围小电路（斜坡补偿、软启动、TL431 初级侧偏置）。振荡器频率 ∝ VREF（fOSC=1.72/(RRT×CCT) 的分子就是它），所以 DS 强制就近 0.1 µF 陶瓷旁路：VREF 一抖频率就抖（电压稳定度 0.2% typ/1% max 的前提就是旁路做好）。

聪明细节（DS §7.3.1.8）：VCC 在 1 V 以上但未过 UVLO 开启阈值时，内部 5 kΩ 电阻把 VREF 拉到地。为什么是 5 kΩ 而不是硬短路：外部软启动电容等挂在网上，5 kΩ 让它们受控放电（时间常数 ms 级）而不是被硬拉产生大电流尖峰。于是 VREF=5 V 本身就是“UVLO 已放行”的逻辑信号，可驱动指示灯或使能外部电路。

开路/短路/接错会怎样：

• VREF 对地短路：振荡器失去充电电流 → 停振 → 无输出（安全失效），但芯片持续灌短路电流 → 结温上升，长时间会过热。
• VREF 忘加旁路：开关噪声耦合进基准 → 频率抖动、输出纹波里出现开关频段毛刺——这是“不明原因抖频”的高频原因。
• VREF 过载（>20 mA）：跌出精度窗口，所有挂在它上面的设定值一起漂。

2.3 COMP（脚1）— 环路调节端，兼紧急关断端口

内部结构（DS 图 7-4，img/fig7-4_误差放大器内部结构.png）：误差放大器输出为集电极开路 + 0.5 mA 电流源（图 7-4 标注“可源/灌高达 0.5 mA”；电气表测试条件下 COMP 拉电流 −0.5/−0.8 mA、灌电流 2/6 mA，VFB=2.7 V 时灌 6 mA typ）。COMP 内部经“两个二极管压降 + R:2R 分压 + 1 V 基准”送往 PWM 比较器——这段内部网络的具体阻值手册未给（“对应用不关键”）。

为什么这样设计：

1. 集电极开路 → 外部电路（光耦）可以“接管”COMP 电平，实现跨隔离边界的次级侧调节；
2. EA 内部限流 → 把 COMP 硬拉到地也不烧芯片——于是 COMP 天然成为“零占空比命令口”（拉到地以上约两个二极管压降以下即关断，DS §7.3.8）；
3. 低输出电阻 → 补偿网络可以接任意阻抗组合（II 型、III 型、光耦直接驱动都行）。

外围怎么接：初级侧调节 → 补偿网络（II 型：R+C 串联再并 C）接在 VFB 与 COMP 之间；隔离调节 → 光耦集电极直接拉 COMP、VFB 接地（DS §7.3.4：VFB 接地后 COMP 被强制高态、源出典型 0.8 mA，光耦必须有能力克服它把 COMP 拉到 VOH 以下）。

开路/短路会怎样：

• COMP 开路（补偿网络脱落）：EA 开环增益 90 dB，COMP 升至 VOH≈6 V → 满占空比 → 仅靠 1 V 限流后备打嗝——危险失效，上电瞬间的满占空比异常输出常是焊点问题。
• COMP 对地短路：零占空比命令，输出干净关断，芯片无损伤（EA 源出 0.8 mA 被短路吸收，远低于 10 mA 灌/源极限）——这是无损伤的受控关断路径。

2.4 VFB（脚2）— 2.5 V 门坎，输出电压的判定基准

内部结构：EA 反相输入，同相端内部微调到 2.5 V（UC384x 实测窗口 2.42~2.58 V，min~max）；输入偏置电流 ≤−2 µA（384x，电流流出引脚）。

为什么精度分档重要：初级侧调节（非隔离）时输出电压 = 2.5 V × (1+R上/R下)，所以 VFB 门坎容差直接乘进输出精度：±3.2% 的门坎窗口 + 电阻容差 → 输出 ±5% 很正常。这就是隔离设计宁可加 TL431（基准 2.495 V、±1% 级）+ 光耦，也不肯用内部 EA 精度的原因——EA 在隔离方案里退化成一个“增益为 2 的中间级”（RFBG/RCOMPp 决定，见 03 篇）。

外围怎么接 / 怎么算：分压电阻按“输出电压 → 2.5 V”设计，分压电流取 1 mA 级（远大于 2 µA 偏置电流，使偏置漂移影响 <0.2%）：12 V 输出 → R上 = (12−2.5)/1 mA = 9.53 kΩ、R下 = 2.5/1 mA = 2.49 kΩ。DS 布局要求：VFB 引线尽量短、杂散电容尽量小——1 MHz 带宽的输入拾到开关噪声，环路会自激抖动。

开路/短路会怎样：VFB 开路（分压脱落）→ −2 µA 偏置把脚拉低 → EA 认为输出欠压 → COMP 升至最高 → 满占空比（靠限流后备，危险方向）；隔离方案里 VFB 必须接地——这是光耦直接驱动 COMP 的前提，忘了接会发生“光耦与 EA 争夺 COMP”的异常现象（占空比被 EA 拉高、光耦拉低，环路线性度极差）。

2.5 ISENSE（脚3）— 电流环的检测端，一脚三用

内部结构：电流检测放大器（增益 3 V/V，2.85~3.15）→ PWM 比较器；比较器另一输入来自 COMP 内部分压。引脚上有 −2/−10 µA（typ/max）偏置电流。三个层次的功能：

1. 电流内环：RCS 把初级电流变成电压，与 COMP 折算阈值比较，决定本周期的关断时刻——逐周期速度的执行层。
2. 逐周期限流（附带功能）：ISENSE 引脚电压上限 **1.0 V（0.9~1.1 V，VCOMP=5 V 测试）**与 COMP 电平无关——环路坏掉（COMP 顶死）时最大峰值电流仍被钳在 1.0 V/RCS。
3. 注入口：往该脚注入振荡器斜坡 = 斜坡补偿（D>50% 必做）；注入独立锯齿波 = 改造成电压模式控制（DS §7.3.9/§7.3.11）。

关键器件怎么算：

• RCS = V阈值 / Ipk(允许)。官方实例：1.0 V / 1.36 A ≈ 0.735 → 0.75 Ω。本库点评：TI 实例把限流点设在运行峰值上（裕量≈0，且斜坡补偿注入还会抬升采样信号、把有效限流点进一步压低，推导见 02 篇 §4.3）；工程上建议按 1.2~1.3 倍运行峰值反算：RCS = 1.0/(1.25×1.36) ≈ 0.59 Ω。
• 前沿滤波：RCSF+CCSF 低通，时间常数须远小于最小导通脉宽（DS §8.3）。实例 4.2 kΩ × 100 pF = 0.42 µs（本库复算 0.75 Ω 不在滤波回路，RCSF/CCSF 是 ISENSE 脚上的并联滤波+注入网络）。
• RP 偏置降损法（DS 式 22，本库纠正一个常见误读）：RP 从 VREF 经分压给 ISENSE 信号加正偏置 VOFFSET = RCSF/(RCSF+RP) × VREF，目的是把 RCS 做小（降 I²R 损耗）而工作点仍抬到阈值区间中部保持信噪比：例如 RCS=0.3 Ω（损耗 0.97²×0.3 ≈ 0.28 W），信号满幅 0.41 V，取 VOFFSET=0.59 V → RP = 4.2 kΩ × (5/0.59 − 1) ≈ 31.4 kΩ。注意：偏置量叠加了 VREF 的 ±2% 容差进限流点——精度换损耗，两难自选。方向记牢：偏置法配小电阻；如果 RCS 本来就大（如 0.75 Ω）就不要再注入正偏置，那会把限流点压得更低。

开路/短路/接错会怎样：

• RCS 开路（常因过流烧断——它既是保护者又是受害者）：ISENSE 只剩 −2 µA 偏置 → 采样恒为 0 → 每周期都打到最大占空比 → 初级电流冲向磁饱和 → 炸管。这就是“炸机后 RCS 必查”的机理。
• 前沿尖峰没滤波：MOSFET 开通瞬间，次级整流管反向恢复 + 寄生电容充电在 RCS 上形成尖峰，足以误触发关断——现象是轻载正常、重载占空比被异常削减、带不起载。
• 延迟核算（选型看什么）：从越限到栅极关断 150 ns typ / 300 ns max（ISENSE 0→2 V 阶跃测试）。高输入电压时电流上升快，这段时间的过冲 = 斜率×延迟：375 V、LP=1.5 mH 时斜率 0.25 A/µs → 过冲 0.038~0.075 A（本库推导），叠加滤波器极点后更大——限流点设计要把这项过冲算进去。

2.6 RT/CT（脚4）— 单脚定频 + 定死区

内部结构：VREF 经 RRT 给 CCT 充电（锯齿上升段，幅度 1.7 Vpp），内部恒流放电（放电电流室温典型 6 mA——注意 DS §7.3.6 正文与图 6-1 曲线 7.4~9.2 mA 不一致，H 版已更新曲线，以图为准）。放电段 = 死区 + 时钟：放电期间内部时钟把输出封锁为低。

公式与两个推荐下限：

fOSC = 1.72 / (RRT × CCT)     （Hz、Ω、F）
DMAX = 1 − t死区 × fOSC        （UCx842/843；式 7）
DMAX = 1 − t死区 × fOSC / 2    （UCx844/845，T 触发器隔周期放行；式 8）

• RRT ≥ 5 kΩ：RRT 同时是内部电路的偏置电阻，太小会让“内阻抗与外接电阻”比例失衡 → 频率随温度/批次漂移（DS 明示）。
• CCT ≥ 1000 pF：高占空比时 RT/CT 电压已上升接近 2.7 V 内部上门坎，关断尖峰耦合进来会提前翻转振荡器；CT 大些抗扰强，代价是死区变长（死区与 CCT 关系查 DS 图 6-9：1 nF ≈ 0.65 µs）。

交叉验证（本库复算）：CCT=1 nF、死区 0.65 µs、fOSC=110 kHz → DMAX = 1 − 0.65 µs×110 kHz = 92.8%——与电气表 DMAX min 92% 精确互洽。死区占周期 0.65/9.09 = 7.2% < 15% 上限 ✓。

开路/短路会怎样：CCT 或 RRT 开路 → 无充电 → 振荡器不翻转 → 无时钟 → 无输出（安全失效，好排查）；CCT 选温度系数大的（Y5V 之类）→ 频率随温度漂 20%+ → 磁性件工作点漂移——用 COG/NPO（DS 建议）。

同步方法（DS §7.3.7）：CCT 不直接接地，经一个小电阻（图 7-9 标 24 Ω）接地，该电阻即同步脉冲输入端：自由频率设为同步脉冲流的约 80%（低 20%），注入 ≥0.5 V 脉冲把 CCT 电压抬过上门坎。保留本地斜坡可继续做斜坡补偿——比强行改动 RT/CT 的方案更简洁。

2.7 OUTPUT（脚6）— ±1 A 驱动能力

内部结构：双极型图腾柱，源/灌峰值 ±1 A（平均 200 mA），VCC 低时主动拉低（不是悬空）。饱和参数：VOL@200 mA = 1.5 V typ（max 2.2 V），VOH@200 mA = 13.5 V typ（VCC=15 V 时，说明源侧压降约 1.5 V）；上升/下降时间 25 ns typ / 150 ns max（1 nF 负载）。

为什么直接驱动是卖点：1984 年的语境里，“控制器 + 外部驱动级 + 脉冲变压器”是标配；UC3842 把 ±1 A 驱动装进芯片，一只 MOSFET 直连——这是它把反激设计简化成“一颗 8 脚 IC + 少量阻容”的硬件基础。代价是双极工艺：驱动电流全部算进 VCC 预算（Qg×fSW，DS 式 4），且边沿 25 ns 比现代 CMOS 慢。

外围怎么接（DS 配套组合）：

1. 栅-源泄放电阻（业界惯例 10 kΩ）：UVLO 期间输出虽为高阻，但杂散漏电流可能半开通 MOSFET——泄放电阻给栅电容放电；
2. OUTPUT 到 GROUND 的肖特基钳位：关断瞬间引线电感把输出拉到地以下，这个负脉冲会馈入振荡器造成误触发（DS §7.3.6 点名的经典问题）——肖特基钳位将其抑制；
3. 到 VCC 的肖特基（高阻抗电源轨场合）：防止振铃使输出超出电源轨。VCC 高于 MOSFET 栅耐压的场合另加栅压钳位。

接错会怎样：输出对地短路 → 持续灌电流 → 驱动级过热，常与功率管连带损伤；栅极忘加泄放电阻 → UVLO 期间 VDS 半导通发热，“未开机功率管却发热”。

2.8 GROUND（脚5）— 8 脚封装的“一体地”与布局纪律的根源

内部结构：无 PWRGND 的封装中，GROUND 同时是信号地与功率地——振荡器比较器、EA、驱动灌电流全走这一个脚。

为什么 DS 反复强调接地纪律：驱动返回电流是带陡边的毫安~安级脉冲，在公共地阻抗上产生 dI/dt 压降，直接叠加在 CCT、VFB、ISENSE 这些毫伏~伏级信号上。DS 的三条硬规矩都是这条物理的推论：

1. CCT 单独走地线直连 GND 脚（振荡器是全芯片最敏感的比较器输入）；
2. VCC/VREF 旁路电容就近单点接地；
3. 大电流栅驱动回路与信号回路分开走线（8 脚做不到物理分开，就做到“就近汇聚、路径不交叠”）。

接错会怎样：地线上有共享阻抗 → 现场表现五花八门：抖频、占空比毛刺、轻载拍频、输出纹波里混入驱动尖峰——而且换什么参数都没用，只能改布局（详见 04 篇 §3）。

3. 关键参数的设计含义（选型速查，DS §6.5 + §6.3 汇编）

4. 易混参数辨析

• 3842 vs 3843：只差 UVLO（16/10 V vs 8.4/7.6 V）。3842 的宽迟滞是给“高阻启动+辅助自举”准备的；3843 给已整流低压输入。不能无条件互换：3842 位置换 3843 直接打嗝（8.4 V 起不来 16 V 的启动网络设计），3843 位置换 3842 通常能运行但阈值全变。
• fOSC vs fSW：42/43 档 fSW=fOSC；44/45 档 fSW=fOSC/2。算磁性件、看示波器之前先分清型号。
• “1 V 阈值”与“3 倍增益”：1 V 是 ISENSE 引脚上外部可测的触发点（逐周期限流钳位），3 倍是内部放大器增益——比较器比较的是“放大后的采样电压”与“COMP 折算电压”，对外等效就是图 6-2 那条曲线。做限流计算只用 1 V/RCS，不要把 3 再乘进去。
• COMP 拉地 vs ISENSE 超 1 V：两者都通过同一个 PWM 比较器起作用（DS §7.3.8），区别在“命令”与“保护”：前者外部可控、缓，后者逐周期、硬。同一个锁存器复位端，复位优先。
• 绝对最大 30 V vs 齐纳 39 V：不矛盾——齐纳只在“高阻抗源、电流 <30 mA”下起自限作用（DS §6.1 写明 IVCC<30 mA 时 VCC 自限）；低阻抗源下 30 V 就是红线。

精炼要点

上一级：UC3842