MP6951 — 01 引脚功能与关键规格

依据 MP6951 Rev.1.0（MPS，2022-09-28）§5 引脚功能、§6 额定值、§7 电气特性表。数值格式 min/typ/max；“本库推算/推断”为本库工程分析，与手册事实分开标注。下文“DS”指该手册。 定位对标：本篇相当于 TI 数据手册的 “Pin Configuration and Functions” + “Specifications” 两章的深读版。

本篇总结

1. 6 个脚只有两层关系：SRD/HVC 负责检测与供电（感知漏极电压 + 自举供电），DRV 负责驱动（驱动 SR 管），TW 用于整定（振铃甄别窗口），GND 是一切毫伏级判据的基准点。
2. 没有 FB、没有 COMP、没有振荡器——次级 SR 驱动器不开环也不闭环，它是“波形跟随者”：所有决策都来自 SRD 对 VDS 的实时测量，因此 SRD/GND 的接线质量比任何参数都重要。
3. 两个高压脚（SRD/HVC）共用 −1 ~ +180 V（绝对最大）的耐压规格，也共用同一套“保护电阻”取值规则：300 Ω ~ 1 kΩ——下限防负压/过压冲击，上限保供电能力与毫伏级阈值不被偏置电流拖偏（推导见 §2.1/§2.2）。
4. VDD 是片内 LDO 输出而非外部电源脚：HVC 供电时调节点约 6.5 V（typ），SRD 单独供电时约 4.9 V（typ）——栅驱动幅度跟着 VDD 走（VDRV−H = VDD−0.1 V），选管子的栅压规格前先看供电来自哪一路。
5. TW 脚只有一只对地电阻，却是 ZVS/ACF 应用里“防误开通”的唯一现场整定量：R_TW=100 kΩ → tW≈440 ns（typ），线性缩放（式 1）。
6. 逐脚看完会得到一张“开路/短路/接错后果表”（§2.7），对现场排障极为实用。

1. 引脚总表（DS §5 引脚表，TSOT23-6 顶视图）

2. 逐脚详述

每脚按五层展开：内部电路结构 → 为什么需要 → 外围怎么接 → 器件怎么算 → 开路/短路/接错会怎样。

2.1 SRD（脚 6）——所有判据的取样点

内部电路结构：高压检测前端（耐压 −1 ~ +180 V 绝对最大）+ 一条内部电流源充电支路（IVDD_SRD）+ 送往“智能 VDS 振铃检测”模块的采样通路（DS 图 1 中 SRD 同时接入 Power Management 与 Ringing Detection 两个模块）。输入偏置电流 ≤65 µA（max，脚压 100 V）/ ≤28 µA（max，30 V）（DS 表 7.2；条件列原文印作“VDD=100 V/30 V”，按物理意义应为 SRD 脚电压，疑原文笔误，见 00 全译译注 2）。

为什么需要：SR 管“该不该导通”的唯一证据就是 VDS——体二极管先导通时 VDS≈−0.7 V（越过 VON=−80 mV 判据），电流将尽时 VDS 回升越过 −4 mV（VOFF 判据），退磁后振铃时 VDS 周期性跌破 0 V（TW 甄别对象）。没有 SRD，芯片将失去全部判定输入。

外围怎么接：SRD 串联电阻接 SR 管漏极（DS §11.2）：

• 阻值下限 300 Ω：体二极管导通时漏极负压（约 −0.7~−1 V，大电流时更深）可能超出 SRD 脚 −1 V 的负压额定，串电阻限制流入脚内的故障电流；漏极正负过压瞬态时同样靠它分担。
• 阻值上限 1 kΩ：两项核算——(a) 供电核算：SRD 是 VDD 的备用供电路径，IVDD_SRD 典型 43 mA（VDD=4 V、SRD=30 V），470 Ω 只消耗 43 mA×470 Ω≈20 V 压降（30 V−4 V=26 V 可用，够）；1 kΩ 则需要 43 V 压降——超出可用余量，充电电流被压到约 (30−4)/1 k≈26 mA，启动变慢。(b) 阈值偏移核算（本库推算）：偏置电流流过串阻形成附加压降，65 µA×1 kΩ=65 mV，与 VFWD=40 mV、VON=80 mV 同量级——毫伏级判据出现显著偏移；300 Ω 时仅 20 mV，可接受。偏置电流方向手册未明写，此核算按量级评估（推断）。
• DS 另提示：HVC 充电电流会在 SRD 电阻上产生“欠佳的压降”——此场景先保证 SRD 脚串阻，必要时 HVC 也加串阻（DS §11.2）。

器件怎么算：正常检测时 SRD 只检测电压、几乎不汲取电流（µA 级偏置），串阻上的压降即偏置电流×阻值（见上）。充电工况按欧姆律核算可用电流：I≈(V_SRD−V_DD)/R，与 IVDD_SRD 的电流源上限取小者。

开路/短路/接错会怎样：

• 开路：芯片失去 VDS 检测输入 → 永远不满足开通判据，DRV 保持低，系统退化为体二极管整流（能工作、发热、效率显著恶化）；同时失去 SRD 充电支路（HVC 路仍在时 VDD 尚可维持）。
• 直接接漏极不加电阻：每次体二极管导通 SRD 脚都被压到 −0.7~−1 V，在 −1 V 绝对最大额定边缘反复承受冲击（本库推断：长期可靠性受损），漏极振铃过冲时更危险。
• 接错位置（如接到变压器原边侧节点或输出端而非漏极）：判据全部失真——开通/关断时刻错位，轻则效率异常，重则与初级直通。

2.2 GND（脚 2）——毫伏判据的基准点

内部电路结构：VON（−80 mV）、VOFF（−4 mV）、VFWD（40 mV）等全部阈值均以 GND 为参考（DS 表“条件”列标注 SRD−GND / GND−SRD）；DRV 的下拉也回到 GND（DS 图 1）。

为什么需要：SR 判据是毫伏级的。GND 若与功率电流共线，几十 nH 的公共走线电感在开关沿的 L·di/dt 压降轻松上伏特级（本库推算：10 nH × 5 A/30 ns ≈ 1.7 V，是 40 mV 判据的 40 倍），芯片检测到的 VDS 完全失真。

外围怎么接：开尔文连接——GND 脚单独走线直连 SR MOSFET 源极焊盘，不得与栅极回路、VDD 去耦回路、功率大电流共用任何一段铜（DS §12 布局指南“感应环路尽量小、与功率环路分开”）。

器件怎么算：无需计算，但布局评审要算“共线段长度”：目标 0。

开路/短路/接错会怎样：

• GND 与源极间存在共用走线（最常见错误）：开关沿 GND 被抬高/拉低 → 误开通、误关断、输出纹波异常、随机炸管——现象随机、复现性差，是最难查的一类（见 04 §1 陷阱 3）。
• 接到输出地而非源极：等同串入输出纹波+功率电流路径，判据同样失真。

2.3 TW（脚 3）——振铃甄别窗口整定

内部电路结构：TW 接“VDS 振铃检测时间窗单元”（tW），与“智能 VDS 振铃检测”块的 t1 采样结果比较（DS 图 1）；时间窗阈值 tW_SRD 在 R_TW=100 kΩ 时 320/440/560 ns（min/typ/max，DS 表 7.4）。

为什么需要：DCM/QR/ZVS 退磁后的振铃谷会跌破 VON，若不甄别，SR 会在振铃期被误开通（DS 图 5 实测波形）。tW 就是按时长甄别的判据：振铃谷是窄脉冲，真导通平台是宽脉冲（详见 02 §5）。

外围怎么接：一只电阻 R_TW 从 TW 接 GND（DS §5），不可悬空。缩放按式 (1)（DS §10.5）：

$$t_W = \frac{R_{TW}}{100\,\mathrm{k\Omega}} \times t_{W\_SRD}$$

代入：R_TW=100 kΩ → tW=440 ns（typ，320~560 ns）；R_TW=68 kΩ → 68/100×440 ≈ 300 ns；R_TW=150 kΩ → 660 ns。式 1 为线性缩放；手册只在 100 kΩ 给了 min/typ/max，其他阻值的线性度未单独保证（待核实），建议取值留在 100 kΩ 量级附近。R_TW 取值整定方法（振铃谷宽 < tW < 真平台时长）与 500 kHz/1 MHz 两档建议值见 03 §步骤 2。

器件怎么算：tW 的两端约束——小于最短真平台时长（否则满载也进慢档，体二极管多导通几百 ns）；大于最长振铃谷宽（否则振铃被当真平台）。

开路/短路/接错会怎样：

• 悬空：窗口值未定义（DS 未规定悬空行为——待核实），振铃甄别不可信，ZVS/ACF 应用等于未加防护。
• 直通 GND（R=0）：tW→0，任何“平台”都比 0 长 → 恒判真平台、恒走快档（0.5 A/30 ns）——振铃免疫失效（本库推断，按式 1 外推）。
• 阻值选大：tW 越过长平台 → 高频/重载也进慢档 → 开通变慢，体二极管损耗增加（量化见 02 §5 的核算）。

2.4 VDD（脚 4）——片内 LDO 的输出与全芯片电源

内部电路结构：两路内部电流源（HVC 路与 SRD 路）给 VDD 电容充电，VDD 被钳位在其最大值 VDD_HVC（DS §10.2）；UVLO 监视 VDD（上升 4/4.2/4.4 V，迟滞 0.1/0.2/0.3 V，DS 表 7.1）。驱动级供电取自 VDD，VDRV−H = VDD−0.1 V（DS 表 7.5）。

为什么需要：次级没有“现成的辅助电源”时（无辅助绕组），VDD 必须自举；而栅驱动幅度、驱动速度、UVLO 行为全部锚在 VDD 上——它是整颗芯片的供电基准。

外围怎么接：对 GND 就近放陶瓷去耦电容（DS §12 布局准则 4“充分滤波”）；容量手册测试条件用 CDD=1 µF（DS 表 7.1），本库建议 1~4.7 µF X7R 并按直流偏压降额（推导见 03 §步骤 4）。工作范围 4.5~13 V（推荐），绝对最大 14 V（DS §6）。

器件怎么算：导通期（SRD≈0 V）两路都不充电，VDD 靠电容支撑——每周期电荷消耗 ΔQ =（ICC 慢变部分）×t_con + QG（本库推算；注意 DS 的 ICC=2.3 mA 已含 2.2 nF@100 kHz 的栅频分量，按 500 kHz/70 nC 工况应拆开算，详见 03 §步骤 4 的电荷平衡核算），例：0.85 mA×1 µs+70 nC≈71 nC，C=2.2 µF → ΔV≈32 mV/周期，裕量充足；若 C=0.47 µF → 151 mV，高频重载下裕量不足。

开路/短路/接错会怎样：

• 无电容或电容过远：VDD 纹波过大 → 驱动幅度抖动、UVLO 在 4.2 V 附近抖动 → SR 间歇失能。
• 外部误接高于 14 V 的电源：超绝对最大额定，损坏。
• 短路到 GND：充电电流源限流（typ 50~72 mA），芯片不工作但一般不烧（推断；电流源有 min/typ/max 规格，无短路保护专项说明——待核实）。

2.5 DRV（脚 5）——三档驱动能力

内部电路结构：由 SR 触发器经“驱动开/关单元”控制（DS 图 1）；输出级参数（DS 表 7.5，注 5 表征/设计保证）：高电平 VDRV−H = VDD−0.1 V，低电平 VDRV−L = 5 mV（typ，15 mV max @10 mA）；源电流高档 ICH_HGC=0.5 A / 低档 ICH_LGC=100 mA；灌电流 3 A（typ）；下拉阻抗 0.5 Ω（typ，1 Ω max）。

为什么需要：同一颗芯片要适应两种场景——真导通要快（0.5 A 源流把 2.2 nF 栅在 ~11 ns 内充到 2.5 V 平台），疑似振铃要慢（100 mA 充电 + 300 ns 延迟，让振铃谷在栅压建立前就过去）；关断要更快（3 A 灌流把栅极电荷在数 ns 内抽放完毕，20 ns tDOFF 中的主要部分是内部逻辑的 10 ns 传播延迟）。

外围怎么接：尽量短、环路尽量小地直驱 SR 栅极（DS §12“栅驱动环路尽量小”）；驱动走线远离 SRD 感应走线（防串扰）。手册未讨论外部栅电阻（推断/业界经验：加 RG 会延缓 20 ns 关断，如需抑制振铃应优先压布局，RG 只能小值并用后实测关断沿）。

器件怎么算：栅压摆率 = I源/C_G：高档 0.5 A/2.2 nF ≈ 227 mV/ns → 充到 5 V 约 22 ns；低档 100 mA/2.2 nF ≈ 45 mV/ns → 约 110 ns + 300 ns 延迟。驱动损耗 P_gate = QG×VDD×fSW（本库推算）：QG=70 nC、VDD=6.5 V、f=500 kHz → ≈0.23 W——TSOT23-6 的 θJA=220 ℃/W 下温升 51 ℃，DRV 脚的驱动功率直接决定封装热（见 03 §步骤 6）。

开路/短路/接错会怎样：

• 开路（栅没接）：SR 永不导通 → 体二极管整流，满载时二极管热崩溃风险（0.7 V×10 A=7 W 级，本库推算）。
• DRV 与 VDD 短路（焊接桥连，最危险）：SR 管恒导通 → 初级一开通即直通炸机——量产 AOI/上电前万用表必查。
• 走线过长/环路过大：栅极振铃、误触发、EMI 超标（04 §1 陷阱 4）。

2.6 HVC（脚 1）——免辅助绕组的主要供电路径

内部电路结构：高压线性调整器输入（DS §5），内部电流源 IVDD_HVC 充电能力：20/50/80 mA（HVC=12 V）、40/72/105 mA（HVC=30 V，均为 min/typ/max，CDD=1 µF）；VDD 由 HVC 路供电时调节到 VDD_HVC=6.1/6.5/6.9 V（DS 表 7.1）。

为什么需要：SR 管漏极在关断期总有电压（反激次级关断期 VDS=VOUT+反射电压），从漏极取电流即可自举 VDD——这就是“无需辅助绕组、支持 VOUT 低到 0 V”的物理基础。VOUT=0（短路/启动）时漏极仍有高压，芯片仍能维持工作，SR 管仍能在短路工况下导通分流（对比：靠输出供电的 SR 方案在 VOUT=0 时失能，全部电流走体二极管）。

外围怎么接（三种接法，DS 图 7/8/9）：

• 高侧整流：HVC 接 SR 管漏极（经 300 Ω~1 kΩ 串阻，与 SRD 同值，DS §11.2“高侧无辅助绕组场合 HVC 会承受负压，必须放同值电阻”）；
• 高侧变体：HVC 经外部二极管接副边输出地（DS 图 8）——二极管阻断负压，反向恢复时间建议 <250 ns（DS 事实）：慢恢复管（普通整流管 trr 数 µs）在 1 MHz 的每半个周期都来不及关断，HVC 节点电压被反复充放（本库推断）；
• 低侧整流：HVC 接输出 VOUT（DS 图 9）——仅推荐 VOUT > VDD_SRD（≈4.9 V typ） 的应用（DS §11.3 明确）。

器件怎么算：最高电压按式 (2)（DS §11.3）：V_HVC(MAX) = V_IN × N_S/N_P。代入本库示例（VIN,max=373 V DC，N_S/N_P=0.25）：93 V——在推荐 150 V 内。注意手册口径不含 VOUT：HVC 实际接的是漏极（关断期漏极=VOUT+反射电压≈113 V），安全核算应按漏极实际峰值（本库修正，见 03 §步骤 5）。

开路/短路/接错会怎样：

• 开路（高侧漏极串阻虚焊）：退回 SRD 单路供电，VDD 调节点降到 ≈4.9 V → 栅压不足 5 V，部分管子 RDS(ON) 明显抬升（栅压欠驱动），发热异常（本库推断）；若 SRD 路同时失效 → UVLO 休眠，体二极管接替承担整流。
• 负压冲击无保护（高侧未加串阻/阻断管）：HVC 耐压下限 −1 V，退磁振铃把漏极拉负时直接超限。
• 接错（如低侧应用误接漏极、或接到了原边节点）：电压超 180 V 绝对最大或欠压不充电，轻则不工作重则炸片。

2.7 六脚“开路/短路/接错”后果速查（本库整理）

3. 关键参数的设计含义（DS §7 电气特性表深读，≥15 行）

条件：VDD=6.7 V，TJ=−40~+125 ℃（DS 表头），另有条件者随行标注。

4. 额定值与热（DS §6 速览）

精炼要点

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