IR/Infineon AN-978《HV Floating MOS-Gate Driver ICs》全文精译 — 高压浮地栅驱动 IC 的结构原理与设计大全

原文：International Rectifier（IR，现 Infineon）应用笔记 AN-978《HV Floating MOS-Gate Driver ICs》，Revision 1.01，2025-04-09，共 41 页。本 PDF 为 Infineon 收编重排版（修订历史载：Rev 1.00 = Initial Version，Rev 1.01 仅换文档模板；IR 时代首版年份未在文中标注，「待核实」）。原文 PDF：90_资料源/栅驱动IC_AN978_HVFloatingMOSGateDrivers.pdf。 本篇为全文逐节忠实精译：覆盖原文全部 16 章——高侧驱动需求、典型框图（HVIC 结构原理：电平移位/自举/UVLO/抗 dv/dt）、自举参数设计（式 1）、MGD 功耗计算（式 2~7）、VS 负压事件、布局通则、加大驱动电流、连续驱动（电荷泵）、负栅压、Buck、双管正激与开关磁阻电机、电流模 H 桥、无刷与感应电机、推挽、P 沟道高侧、排障指南（表 1）+ 全部表 1~3、式 (1)~(7)、图 1~35 全部保留。 核验方式：全文按 pdftotext 通读，公式页（第 7、9、10、11 页）与存疑数字页（第 22、25、26、36、37、38 页）逐页对照原 PDF 渲染图复核；字形问题逐条甄别加译注（见文末“译者附注”第 5 条汇总）。

本篇与库内文档的关系（先读这段再进正文）

用户从 GaN 与隔离驱动基础教程 学到的是“为什么要电平移位、要自举、要 CMTI”；本篇讲的是“隔离/浮地驱动芯片内部怎么做到”——HVIC（高压集成电路）工艺把 600 V/1200 V 耐压的电平移位器、浮地罐（isolation tub）、脉冲判别器做进一颗芯片，这正是库内所有半桥/图腾柱 EVM 上 NCP51530（非隔离半桥驱动）、NCP51561（隔离驱动）的祖宗理论。GaN 教程 §3.2 的“自举三项账”、§4 的 CMTI 物理模型，在本篇 §2.3（脉冲式电平移位 + 50 V/ns 判别门限）与 §5（VS 负压事件）找到芯片级出处。

译注约定（先读）

1. 单位与下标按上下文规范：VCC/VB/VS/COM/VDD/VSS（原文下标 VCC、VBS 等）。
2. 原文笔误保持原意转录并加译注，典型者：§8 的“100 kW”应为 100 kΩ（图 18 印作 100K，同章正文作 100 kΩ）；图 25 图注“0.47mF”应为 0.47 µF；图 10 数据表 HEX-3 行“38 ns”存疑（见 §16 表 3 译注）。
3. 图全部为矢量/示波器插图，逐图标“见原 PDF 图 N（第 X 页）”并附图内可读信息。其中 14 张关键图（图 1/2/3/4/5/7/9/10/11/18/21/25/29/33）已从原 PDF 截图嵌入正文，图注标“翻拍自原 PDF”；其余各图保留文字引用。
4. 原文跨章引用保留原编号（如“见第 12 节”），译稿章号与原文一致，便于对照。

1. 高侧器件的栅驱动需求（Gate Drive Requirements of High-Side Devices，原 PDF 第 3 页）

功率 MOSFET 或 IGBT 作为高侧开关（漏极接高压母线，见图 1）且被驱动到完全增强导通（即管压降最低）时，其栅驱动需求可归纳为三条：

1. 栅压必须比源极高 10~15 V。高侧开关的源极接在母线功率路径上，这意味着栅压必须高于母线电压——而母线电压往往是系统里可用的最高电压。
2. 栅压必须能由以地为参考的逻辑控制。控制信号因此必须经电平移位（level-shift）送到高侧功率管的源极电位上——多数应用中该点在两条母线（功率轨与地）之间来回摆动。
3. 栅驱动电路自身吸收的功率不应显著影响整机效率。

见原 PDF 图 1（第 3 页）：高侧组态中的功率 MOSFET——漏极接正母线、源极接负载（开关节点 VS），栅极由浮地驱动电路供电，负载回到地。

带着这三条约束，目前有若干种实现手段，原理上汇总于表 2（见原 PDF 第 37 页，本译稿 §16 后全译）；每种基本电路又可有多种配置变化。IR 的 MOS 栅驱动器（MGD, MOS-Gate Driver）家族把驱动“一只高侧 + 一只低侧”功率 MOSFET/IGBT 所需的绝大部分功能集成进一颗紧凑、高性能的封装。只需外加少量元件，即可获得极快的开关速度（IRS2110 的典型开关时间见表 3，原 PDF 第 38 页）与低功耗。它们既可工作在自举（bootstrap）原理下，也可用浮地独立电源供电；自举模式下，多数应用可在数十 Hz 到数百 kHz 频率范围内工作。

2. 典型框图（Typical Block Diagram，原 PDF 第 4~6 页）★HVIC 结构原理核心章

以 IRS2110 的框图（图 2）说明多数 MGD 的典型结构：它由一路以地为参考的功率管驱动电路、一路高侧驱动电路、电平移位器（level translator）与输入逻辑组成。

见原 PDF 图 2（第 4 页）：IRS2110 框图——左下输入侧：VDD、HIN、SD、LIN、VSS 五脚，各经施密特触发器进入两级 R-S 锁存；中部两块“UV/逻辑电平移位器与脉宽判别器（UV DETECT, LEVEL TRANSLATOR AND PW DISCRIMINATOR）”；右侧高侧通道：VDD/VBS 电平移位器、脉冲发生器（PULSE GENERATOR）、UV DETECT、锁存逻辑（LATCH LOGIC）、图腾柱输出 HO；低侧通道：UV DETECT + 与门 + 图腾柱输出 LO；浮地区域以虚线框出，标注 Cd-sub、Cb-sub 两只寄生电容；VB/HO/VS/VCC/COMM 引脚；外围画出两只功率管与母线 VR、自举二极管与自举电容 CBOOT。

见原 PDF 图 3（第 4 页）：硅片剖面示意——左侧“HIGH-SIDE CMOS”（p-well、n⁻ 外延、p⁺ 隔离），右侧“LD MOS (LEVEL SHIFTERS)”（电平移位用横向 DMOS）；两只寄生结电容 Cb-sub（高侧 p 阱-衬底电容）与 Cd-sub（电平移位器件-衬底电容） 均落在 p⁻ 衬底（接 COM）上。

2.1 输入逻辑（Input Logic，原 PDF 第 4 页）

两个通道都由 TTL/CMOS 兼容输入控制，翻转阈值各型号不同：

• IRS211x 类：阈值正比于逻辑电源 VDD（3~20 V），施密特触发器迟滞为 VDD 的 10%，可接受上升时间很长的输入；
• IRS210x、IRS212x 类：逻辑 0→1 翻转阈值固定在 1.5~2 V 之间。

有的 MGD 只能驱动一只高侧功率管（如 IRS2117、IRS2127）；有的能驱动一高一低两只；还有的能驱动完整三相桥（如 6EDL04N065PR）。不言而喻，任何高侧驱动器也都能当低侧驱动器用。双通道 MGD 的输入可以是两路彼此独立的命令，也可以是单路输入 + 互补输出 + 预定死区。

（接第 5 页）要求最小死区的应用应选用内置死区（Deadtime）的 MGD（半桥驱动器），或用一高一低两只驱动器配合无源元件产生死区（见第 12 节）。典型情况下，输入命令到栅驱动输出的传播延迟在两通道的开、关两个方向都近似相等（随温度的变化以 datasheet 表征为准）。带“正电平关断”（positive high shutdown）功能的 MGD（如 IRS2110）：关断脚出现逻辑 1 时，输出在当周期余下时间内被内部封锁；封锁信号撤销后的第一个输入命令清除锁存并激活该通道。这种锁存式关断天生适合逐周期（cycle-by-cycle）电流控制，实例见第 12 节。

输入逻辑信号经高噪声免疫电平移位器耦合进各通道：逻辑电源地 VSS 允许相对功率地 COM 摆动 ±5 V——对付功率电路里不理想的地线布局极为有用。作为又一层噪声免疫措施，脉宽判别器（pulse-width discriminator）滤除短于约 50 ns 的脉冲。

2.2 低侧通道（Low-Side Channel，原 PDF 第 5 页）

输出级两种做法：两只 n 沟 MOSFET 的图腾柱（源跟随器做灌出电流源、共源组态做电流泄放），或 n 沟 + p 沟 CMOS 反相器级。视 MGD 型号，每只 MOSFET 可拉/灌 0.12 A 到 4 A 栅电流。低侧驱动器的源极独立引出到 COM 脚，以便直接接到功率管源极上，让栅驱动电流就近回流——这样做的重要性在第 5 节可见分晓。欠压锁定（UVLO, Undervoltage Lockout）在 VCC 低于规定值（典型 8.6/8.2 V） 时封锁两个通道。

UVLO 释放瞬间，凡此时已出现在低侧输入脚上的脉冲，都会从 UVLO 释放那一刻起把功率管开通——这个行为与高侧通道不同（见下小节）。

2.3 高侧通道（High-Side Channel，原 PDF 第 5~6 页）

高侧通道整个做进一只**“隔离罐”（isolation tub，图 3）**中：相对功率地 COM 可浮于 +600 V 或 +1200 V 到 −5 V 之间。罐“浮”在 VS 脚的电位上——VS 通常接高侧功率管的源极（图 2），随其在两条母线之间摆动。

若在 VB 与 VS 之间接一只隔离电源，高侧通道就把输出 HO 在该电源的正端与其地之间按输入命令切换。

MOS 栅器件的重要特性是容性输入——开通靠给栅极注入电荷而非持续电流。若高侧通道驱动的正是这类器件，隔离电源可以换成一只自举电容 CBOOT（图 2）：高侧 MOSFET 的栅电荷由自举电容提供，而自举电容在器件关断期间（假设此时 VS 摆到地——多数应用如此）经自举二极管从 15 V 电源充电。由于电容是从低压电源充电，驱动栅极消耗的功率很小。

高侧通道的输入命令必须从 COM 电平电平移位到隔离罐悬浮的电位——最高可达 1200 V。如图 2，开/关命令以输入命令上升/下降沿处的窄脉冲形式传输，由一只以浮地电位为参考的置位/复位触发器锁存。用窄脉冲传输是关键设计：它把电平移位过程的功耗压到极低（若电平持续传输，移位器将在整个导通期持续耗电）。

脉冲判别器把置位/复位脉冲从 VS 节点上的快速 dv/dt 瞬变中分离出来——功率管开关速率高达 50 V/ns 也不会干扰 MGD 工作（这是 HVIC 抗 dv/dt 的第一道防线：电平信息只在边沿瞬间通过耐高压的移位器件，判别器按脉宽过滤掉共模瞬变“打”进来的假信号；库内 GaN 教程 §4 讲的隔离器 CMTI，其先驱原理即此——但注意：此处的 50 V/ns 是这只经典 HVIC 的设计门限，不是现代隔离驱动器的 CMTI 额定值）。

此通道有自己的欠压锁定（部分 MGD 具备）：VB−VS（上管图腾柱两端电压）低于门限时封锁栅驱动。其 UVLO 行为与 VCC 侧有一处细节差异：UVLO 释放后的第一个脉冲即改变输出状态（低侧是“已有电平生效”，高侧是“下一个边沿才生效”——若浮地电源迟迟未建立，高侧输出将保持封锁）。

高压电平移位电路被设计成：即使 VS 节点摆到 COM 以下（低于幅度见 datasheet，典型 5 V）也能正常工作。这种下摆来自下管功率二极管的正向恢复，或 L·dI/dt 感应的电压瞬变。如何限制这个负压瞬变见第 5 节。

2.4 电源钳位（Supply Clamp，原 PDF 第 6 页）

许多 MGD 内置 20 V 或 25 V 电源钳位以防电源瞬变。超过钳位电压并持续一段时间，将对控制 IC 造成不可逆损坏——钳位是“保险丝”不是“稳压器”。

3. 如何选择自举元件（How To Select the Bootstrap Components，原 PDF 第 7~8 页）

如图 2 所示，标准 PWM 应用中严格必需的外围元件只有自举二极管和自举电容。VCC（及数字）电源上的本地去耦电容在实践中有用——补偿电源走线的电感。

自举电容两端只承受 VCC 电源电压。其容量由下列五项约束决定：

1. 增强开通功率开关管所需的栅压；
2. IQBS——高侧驱动电路的静态电流；
3. 控制 IC 电平移位器内部的电流；
4. 功率开关管栅-源正向漏电流；
5. 自举电容自身的漏电流。

第 5 项只在自举电容是电解电容时才相关；用其他类型电容可忽略——所以尽量用非电解电容。自举元件选型更详细的资料见 Design Tip DT04-04《Using Monolithic High Voltage Gate Drivers》。

自举电容最小容量按下式计算：

$$C \ge \frac{2Q_g + \dfrac{I_{qbs(max)}}{f} + Q_{ls} + \dfrac{I_{Cbs(leak)}}{f}}{V_{cc} - V_f - V_{LS} - V_{min}} \qquad \text{（式 1，原 PDF 第 7 页）}$$

其中：

• Qg = 高侧 FET 的栅电荷
• f = 工作频率
• ICbs(leak) = 自举电容漏电流
• Iqbs(max) = VBS 静态电流最大值
• VCC = 逻辑部分电源电压
• Vf = 自举二极管正向压降
• VLS = 低侧 FET 或负载上的压降
• VMin = VB 与 VS 之间的最小电压
• Qls = 每周期电平移位所需电荷（500 V/600 V MGD 典型 5 nC，1200 V MGD 典型 20 nC）

代入例（原文未给完整算例，本库按式 1 与原文参数口径补算，标注为示例）：IRS2110 类 600 V MGD 驱动 IRF450（Qg≈120 nC，见 §4 例）@100 kHz，VCC=15 V、Vf=0.7 V、VLS≈0 V、Vmin 取 10 V（保 UVLO 裕量）、Qls=5 nC、IQBS=100 µA 档、非电解电容忽略漏电流：

C ≥ (2×120 nC + 100 µA/100 kHz + 5 nC) / (15 − 0.7 − 0 − 10) = (240 nC + 1 nC + 5 nC)/4.3 V ≈ 57 nF → 工程上就近取 0.1~0.47 µF（与 §5.3 建议 CB≥0.47 µF 相衔接）。分母只留 4.3 V 说明：Vmin 不可取太贴 8.2 V UVLO，否则容量要求急剧放大。

自举二极管必须能阻断所在电路的全部电压：在图 27、图 30、图 33 的电路里，阻断发生在上管导通时，约等于功率母线电压。二极管的电流额定 = 栅电荷 × 开关频率——对 100 kHz 下工作的 IRF450 HEXFET 约 12 mA（=120 nC×100 kHz）。

二极管的高温反向漏电流在“自举电容须长时间保持电荷”的应用中是关键参数。同理，二极管必须超快恢复——减少每周期从自举电容倒灌回电源的电荷。

4. 如何计算 MGD 的功耗（How To Calculate the Power Dissipation in an MGD，原 PDF 第 9~11 页）

MGD 的总损耗来自多方面，可归为**低压（静态+动态）与高压（静态+动态）**四组：

a) 低压静态损耗 PD,q(LV)：低压电源（VDD、VCC、VSS）的静态电流所致。典型 15 V 应用中约 3.5 mW @25 ℃，TJ=125 ℃ 时升至约 5 mW。

b) 低压动态损耗 PD,SW(LV)（VCC 电源上），两个分量：

1. 栅驱动损耗。电容经电阻充放电时，充入能量的一半耗在电阻上。MGD 内外栅电阻上一整个周期的损耗：

$$P_G = V \cdot Q_G \cdot f \qquad \text{（式 2，原 PDF 第 9 页）}$$

对两只 IRF450 HEXFET @100 kHz、Vgs=15 V：

$$P_G = 2(15\,\mathrm{V})(120\,\mathrm{nC})(100\,\mathrm{kHz}) = 0.36\,\mathrm{W} \qquad \text{（式 3，原 PDF 第 9 页）}$$

[译注：原文括号少一个右括号，按算式完整转录。] 系数 2 的前提是两通道各驱动一只管子。若 VSS 由自举电容/二极管产生，这份功率由 VCC 供给。使用栅电阻可按电阻比例把栅驱动功率从 MGD 内部转移出去：若内阻 6 Ω（拉或灌）、外栅电阻 10 Ω，则只有 6/16 的 PG 耗在 MGD 内。这类损耗不随温度变化。

2. 内部 CMOS 电路翻转损耗：

$$P_{CMOS} = V_{CC} \cdot Q_{CMOS} \cdot f \qquad \text{（式 4，原 PDF 第 9 页）}$$

QCMOS 视 MGD 型号在 5~30 nC 之间；典型 100 kHz 应用中为数十 mW 量级（基本不随温度变化）。

c) 高压静态损耗 PD,q(HV)：主要是电平移位级的漏电流，依赖 VS 脚所加电压，正比于占空比（只在高侧管导通时存在）。VS 持续 400 V 时典型 0.06 mW @25 ℃，125 ℃ 时约 2.25 mW。VS 接地（推挽或类似拓扑）时几乎为零。

d) 高压开关损耗 PD,SW(HV)，两个分量——电平移位电路（图 2）与高侧 p 阱电容（图 3 的 Cb-sub）的充放电：

1. 电平移位电荷损耗。高侧触发器被复位（即收到关断高侧管的命令、对其置位）时，一股电流流过电平移位电路——电荷来自高压母线，路径经功率管与自举电容；高侧触发器已置位且低侧管导通时，复位命令使电流从 VCC 经自举二极管流出。于是对母线电压 VR 的半桥，合并功耗为：

$$(V_R + V_{CC}) \times Q_P \times f \qquad \text{（式 5，原 PDF 第 10 页）}$$

QP 为电平移位器吸收的电荷，f 为高侧通道开关频率。QP 在 VR=50 V 时约 4 nC，母线升至 500 V 时增至 7 nC。典型 400 V、100 kHz 应用中这项损耗约 0.3 W（已含 Cd-sub 的充放电）。QP 还有第三种来源：高侧触发器被复位（功率管正在开通）而低侧管关断时，电荷来自高压母线——经器件电容与漏电流或经负载；此时功耗比上式算出的略高。推挽等 VS 接地的拓扑中，两份电平移位电荷都由 VCC 供给，损耗显著更低。

2. 阱电容 Cb-sub 充放电损耗。高/低侧功率电路中，VS 每次在 VR 与 COM 之间摆动，Cb-sub 就充放一次：充电由高压母线经功率管与外延（epi）电阻提供，放电经下管与外延电阻。电容经电阻充放的损耗恒为 QV/2，与电阻取值无关；但其中大部分损耗发生在桥驱动器之外——开关过渡期间功率管内阻远小于外延电阻。取 450 V 下电荷 7 nC、100 kHz：

$$P_{Total} = V \times Q \times f = 450\,\mathrm{V}\,(7\,\mathrm{nC})(100\,\mathrm{kHz}) = 0.31\,\mathrm{W} \qquad \text{（式 6，原 PDF 第 10 页）}$$

VS 接地时该电容被充到固定电压，此项损耗为零。Cb-sub（与 Cd-sub 一样）是反偏结，容量随电压强烈变化；这些电荷不随温度变化。

损耗讨论小结：

• 主导损耗是开关损耗；100 kHz 及以上的高压应用中，a)、c) 两项静态损耗可直接忽略；
• 开关损耗的温度依赖不显著；
• 总损耗是控制方式与电气参数、温度的共同函数。

知道 MGD 功耗后，最高环境温度（或反之）按下式计算：

$$T_{A,max} = T_{J,max} - P_D \times R_{th,JA} \qquad \text{（式 7，原 PDF 第 11 页）}$$

其中 Rth,JA 为管芯到环境的热阻。

典型损耗分解示例（原文自带）：半桥中两只 IRF830，400 V 母线，100 kHz，空载，无栅电阻：

式中的 200 V 适用于空载情形——空载时半桥输出（VS）稳定在两条母线之间的中点附近（见第 4 节 d.1）。

运行中实测结温的技巧：用可调电流源（如 LM334）从关断（shutdown）脚拉出 1 mA，该脚电压 25 ℃ 时为 650 mV，温度系数 −2 mV/℃——这一电压的变化即管芯温度的合理指示。

5. 如何应对 VS 脚上的负压瞬变（How To Deal with Negative Transients on the VS Pin，原 PDF 第 12~14 页）

寄生参数引起的诸多问题中，控制 IC 的头号麻烦是开关事件后 VS 节点向地以下下摆（undershoot）。反过来，过冲（overshoot）一般不构成问题——IR 成熟 HVIC 工艺的差分耐压能力很高。

IR 控制 IC 保证对相对 COM 至少 5 V 的 VS 下摆完全免疫。下摆超过 5 V 时，高侧输出会暂时锁存在其当前状态：只要 VS 仍在绝对最大额定值之内，IC 不会损坏，但下摆持续超过 5 V 期间高侧输出缓冲器不响应输入跳变。这一模式应当知晓，但多数应用中无足轻重——高侧通常不需要在开关事件后立即改变状态。

以下信号须在正常运行与高应力事件（短路、过流关断——此时 di/dt 最大）中都要观测，且必须直接跨 IC 引脚测量（图 4），把驱动耦合中寄生参数的贡献一并计入：

1. 高侧对公共端的偏移：VS−COM；
2. 浮地电源：VB−VS。

以下准则属控制 IC 电路的良好实践——无论实测的锁存裕量多大，都值得遵守。

5.1 把寄生参数降到最小（Minimize the parasitics，原 PDF 第 12 页）

• 1a 功率管之间用粗而直的走线，无环路、无绕行；
• 1b 避免跳线/互连链接（interconnect links）——它们会带入显著电感；
• 1c 降低封装在 PCB 上的安装高度，减小引脚电感的影响；
• 1d 考虑把两只功率管紧凑并排布置，缩短走线。

见原 PDF 图 4（第 12 页）：反向恢复期间的 VS 尖峰测量点示意——VB/HOUT、VS、COM 三处标注“PROBE HERE”（探头应接 IC 引脚侧），功率管一端标注“NOT HERE”；右下波形示意 VB、VS 在开关瞬间的下摆跌破 COM 虚线。

5.2 减小控制 IC 的暴露（Reduce control IC exposure，原 PDF 第 13 页）

• 2a 按图 7 连接 VS 与 COM；
• 2b 栅驱动电路用短而直的走线，把寄生参数压到最小；
• 2c 控制 IC 尽量靠近功率开关管放置。

见原 PDF 图 5（第 13 页）：含杂散电感的典型半桥电路——IR2110 的 VB–HO–VS 接 Q1（CB、R1），VCC–LO–COM 接 Q2（C1、R2）；功率回路标注 LD1（母线到 Q1 漏）、LS1（Q1 源到开关节点）、LD2（开关节点到 Q2 漏）、LS2（Q2 源回母线负端） 四只杂散电感，负载为 LLOAD/RLOAD，电源 HV1/HV2。

5.3 改善本地去耦（Improve local decoupling，原 PDF 第 13 页）

• 3a 把自举电容 CB 加大到 0.47 µF 以上，至少用一只低 ESR 电容——减轻严重 VS 下摆造成的“过充”；
• 3b 再用一只低 ESR 电容从 VCC 接 COM：该电容同时支撑低侧输出缓冲与自举再充电，建议容量至少是 CB 的 10 倍；
• 3c 去耦电容直接跨接在相应引脚上（图 8）；
• 3d 若自举二极管需要串电阻，核实 VB 不会跌到 COM 以下——尤其启动瞬间与频率/占空比极端工况。

（接第 14 页）切实执行上述准则后，VS 下摆的影响已在源头最小化。若下摆仍嫌过高，则可能需要降低 dv/dt。

见原 PDF 图 6（第 14 页）：IR2110 PC 板套件测试电路——R3 + 自举二极管 D1（1N2074A）、自举电容 C1=0.47、栅电阻 R1=3.3 Ω 驱动 Q1（IRF740），低侧 C3=0.47、R2=3.3 Ω 驱动 Q2；母线 100 V、负载电感 100 µH、CF=100 µF/250 V。

外部缓冲吸收（snubbing）和/或加大栅驱动电阻，都是用效率换更低开关速率的做法。若系统不容忍这个代价，可考虑快速反并联钳位二极管——HEXFRED 二极管是理想选择。管理瞬变的更多细节见 Design Tip DT97-3《Managing Transients in Control IC Driven Power Stages》。

6. 布局与其他通则（Layout and Other General Guidelines，原 PDF 第 15~17 页）

含杂散电感的典型半桥见图 5：关键杂散电感都在大电流路径上。LD1 与 LS2 在“直流路径”（功率管与去耦电容之间的布线电感）；LS1 与 LD2 在“交流路径”（两只功率管之间的布线电感）。直流路径的杂散电感可以用电容抵消；交流路径的无法补偿。

为消除电源到测试电路之间布线电感的影响，在 Q1 漏极与 Q2 源极端子之间接一只 100 µF/250 V 电解电容（图 7、图 8）——直流路径的杂散电感由此基本消除。

见原 PDF 图 7（第 15 页）：接地连接与布局——逻辑地与功率地的接法、去耦电容落位。

见原 PDF 图 8（第 16 页）：功率旁路电容——整流板与功率板之间用双绞线连接“BIG SLOW CAP.”（大慢电容），功率板上有 POWER LINE PLANE 与 POWER GND PLANE 两平面。

相关波形见图 9：Q1 关断时，Q2 的体二极管承载续流电流。续流二极管两端的电压尖峰约 10 V（上迹）——来自二极管正向恢复与封装内电感；而 IR2110 的 VS 脚上对应的负尖峰是 50 V（下迹）——成因是交流路径中 LD2、LS2 的 di/dt，以及这些电感把 VS 脚与续流二极管的钳位作用隔离开了。问题的严重性可用一个数字感受：以 50 nH 杂散电感在 20 ns 内开关 10 A，就产生 25 V 尖峰——而一只小回形针的电感就有约 50 nH。

见原 PDF 图 9（第 16 页）：Q1 关断 20 A 感性负载（20 ns/div、20 V/div）——上迹“续流二极管上的尖峰”（≈10 V），下迹“IR2110 VS 脚尖峰”（≈50 V）。

对付这一尖峰最有效的办法是减小交流路径的杂散电感：把高侧管的源极（或发射极）与低侧管的漏极（或集电极）紧贴安装（图 11 的布局）。电感降到实际极限后，可能还得靠栅电阻降低开关速度来压 di/dt——MGD 直接驱动 MOS 栅功率管可能产生不必要的过高开关速度：图 6 电路在 0 Ω 串联栅电阻下关断时间 4 ns，VS 脚（IR2110 波形）产生 90 V 负尖峰。负尖峰与关断时间随串联栅电阻的变化见图 10。

见原 PDF 图 10（第 17 页）：串联栅电阻（0~80 Ω）对负尖峰幅度与关断时间——关断时间近似线性上升（0 Ω≈5 ns → 80 Ω≈95 ns）；负尖峰从 0 Ω 的约 90 V 沿陡峭曲线下降，膝点（knee）约在 20~30 Ω，此后趋平至约 15 V。

加大串联栅电阻，负尖峰幅度快速下降；关断时间是串联栅电阻的线性函数。取在图 10 膝点右侧一点，即得尖峰幅度与关断速度的良好折中：测试电路选 27 Ω，尖峰幅度降到 18 V，关断时间 48 ns。还建议在栅电阻上并联一只二极管（阳极朝栅）：开通时二极管反偏不起作用，关断时把栅极钳在低位；开通速度的降低也减小了反向恢复尖峰（第 12 节，另见参考文献 [2]）。栅电阻取值原则：在器件过压与 VS 负尖峰允许的前提下，尽量低。

布局还应最小化栅驱动充/放电回路的杂散电感——减小振荡、改善开关速度与噪声免疫，尤其防“dV/dt 感应开通”。为此，每只 MOSFET 应有专线直接接到 MGD 引脚作为栅驱动回流；最佳效果用双绞线：一端接栅与源，另一端接栅驱动输出与回流。

图 11 布局把交流路径、直流路径与栅驱动回路的杂散电感同时降到最低，PC 板上用平行走线。该电路中，快速瞬变期间功率 MOSFET 栅脚与 IR2110 驱动脚之间实测压差仍超过 2 V——好布局也只能压低、不能归零，栅回路必须按“存在这个压差”来设计。

见原 PDF 图 11（第 17 页）：IR(S)2110 测试电路布局——V+、+15V、HIN、SD、LIN、GND 各信号以平行线接入 IC；G1–RG–D1–S1 与 G2–RG–D2–S2 两组栅驱动走线并行紧贴（虚线框出高侧/低侧回流边界）。

7. 如何加大栅驱动电流去驱动模块（How To Boost Gate Drive Current to Drive Modules，原 PDF 第 18~20 页）

功率模块及并联 MOS 栅功率管有时需要比典型 MGD 更大的电流、更低的栅驱动阻抗。图 12 的高输入阻抗功率缓冲器可输出 8 A 峰值。它可安装在功率模块旁——缩短栅驱动回路电感、改善 dv/dt 感应开通的免疫力；静态电流可忽略，仍可用自举电容供电。缓冲器接收 IRS2110 或驱动能力较低的 MGD 的驱动信号，去驱动总栅电荷 600 nC 的 IGBT 模块。Q1、Q2 是 Q3、Q4 的低电流前级驱动，Q3/Q4 按峰值输出电流需求选型。输入信号翻转时，R1 在两管短暂同时导通的那几纳秒里限流；输入稳定到新状态后，驱动管迅速放掉导通中输出管的栅电容使其关断，同时另一只输出管的栅经 R1 充电——开通延迟来自 R1 与输出管输入电容构成的 RC 时间常数。

见原 PDF 图 12（第 18 页）：缓冲器测试电路——IRS2110（LIN=12 脚、LO=1 脚）驱动由 IRFD9110（Q1，p 沟）与 IRFD110（Q2，n 沟）组成的前级，R1=100 Ω 跨在 Q3（IRFD9110）与 Q4（IRFD110）栅之间，4.7 µF/25 V 去耦；输出经双绞线驱动 Q5（IGBT 模块 G/C/E），母线 +100 V，续流管 HFA30TB60、电感 100 µH、CT 电流探头 0.1 V/A，16 µF/500 V + 1 µF/100 V 母线电容。

驱动 60 A 感性负载的典型开关性能见图 13、图 14：开通与关断延迟均 50 ns，上升/下降时间 <40 ns。缓冲器还以 0.1 µF 容性负载测试（图 15）——振铃由容性负载与杂散电感在输出端构成的谐振回路所致。电流消耗-频率曲线见图 16。可以在前级使用更低导通电阻、更低耐压的 HEXFET，但发现 RDS(on) 大幅降低会带来大峰值电流，反而加大电路噪声与振铃。

见原 PDF 图 13（第 19 页）：IGBT 模块开通 60 A 感性负载（50 ns/div）。 见原 PDF 图 14（第 19 页）：IGBT 模块关断——传播延迟 50 ns、下降时间 <40 ns、Qg=600 nC（50 ns/div）。 见原 PDF 图 15（第 20 页）：驱动 0.1 µF 电容的波形（250 ns/div）。 见原 PDF 图 16（第 20 页）：电流消耗-频率曲线。

8. 如何提供连续栅驱动（How To Provide a Continuous Gate Drive，原 PDF 第 21~23 页）

有些应用（如无刷直流电机）要求高侧管无限期导通——此时自举电容的电荷可能撑不住高侧输出。常规解法是隔离电源；但隔离电源增加成本，且其变压器绕组间电容把开关 dv/dt 耦合过去，常引起功率管伪开通。便宜的替代是图 18 所示的电荷泵电路。选 IR2125 MGD 来演示电荷泵与自举电路的配合：IR2125 还带线性限流与超时关断能力，为 MOS 栅器件提供保护。为满足 IR2125 低工作电流的要求，电荷泵采用 CMOS 版 555 定时器。

见原 PDF 图 17（第 21 页）：应用电路原理图——IR2110 高/低两通道各自经 IRFD9110/IRFD110 缓冲（100 Ω + 10 µF）驱动两只 IGBT 模块（TO LOAD / HV RTN）。

IGBT 关断时，自举电容经自举二极管与负载电阻充电。IGBT 开通时，接地的 100 kΩ 电阻给 555 定时器 1、8 脚之间的 100 nF 电容充电，产生相对 IR2125 的 5 脚为 −15 V 的悬浮供电[译注：即给 555 自举出独立于 VS 的负参考轨]；由两只 1N4148 与 10 nF 电容构成的电荷泵把 555 的 3 脚输出的 7.5 kHz 方波转换为相对 VS 为 +15 V 的电压，为自举电容补电。图 19 为启动波形：IGBT 开通瞬间，自举二极管把 IR2125 的 8 脚与 +12 V 电源断开，自举电容电压开始下降；同时 555 的 1 脚对地之间的 100 kΩ 电阻开始给 100 nF 电容充电，为 CMOS（MAXIM ICL71555IPA）定时器生成电源。电荷泵输出电压随供电电压升高而升高；电荷泵维持自举电容电压在 IR2125 欠压阈值之上。

见原 PDF 图 18（第 22 页）：高侧驱动——快速开关、无限期导通与器件保护——IR2125（VCC=1 脚接 +12 V/1 µF、IN=2、ERR=3、VSS=4、VS=5、CS=6、DUT=7 接 RG、VB=8 经 11DF6 自举二极管接 +HV 侧 100 nF）；ICM755 定时器（TRIG=2、THR=6、GND、V+=8 接 100 nF，OUT=3、RES=4）经 100K 电阻与 10 nF + 两只 1N4148 组成电荷泵；15 V 稳压管（100K 1W 供电）钳位；RS 检流电阻接 LOAD，HV RTN 回流。

选型时注意：

• 选稳压管时记住 555 的绝对最大电源电压是 18 V；
• 100 kΩ 电阻（该值适用于 500 V +HV 母线）[译注：原文印作“100 kW”，为 kΩ 的排印错误——图 18 作 100K、同节正文作 100 kΩ] 应按 IR2125 高侧的最大供电电流、最低工作电源电压与时序要求来定；
• IR2125 的 VB 脚供电电流（IQBS）随温度升高而增大。

见原 PDF 图 19（第 23 页）：启动时的波形。

9. 如何产生负栅压（How To Generate a Negative Gate Bias，原 PDF 第 24~26 页）

MOSFET 与 IGBT 都不需要负栅偏压：关断时把栅压置零即可保证正常工作——相对器件阈值电压而言这几乎等效于负偏压。但下列情形下负栅驱动（或其他替代手段）是必要的：

• 器件厂家明确规定需要负栅偏压；
• 电路噪声使栅压无法被安全地压在阈值以下时；
• 追求极致开关速度时。

虽然举例用的是 IGBT，所述信息同样适用于功率 MOSFET。IR 产的 IGBT 不需要负偏压；其 datasheet 公布的分立与模块开关时间和能量损耗值，都是在零栅压关断条件下测得的[译注：原文此处句读断裂（“…published on the data sheets. for both discretes and modules were measured…”），按上下文连贯理解]。

“dv/dt 感应开通”问题发生在 IGBT 集电极-发射极间电压快速上升时：过渡期间栅-集电极（米勒）电容向栅极注入电荷，抬高栅压。栅极上电压“毛刺”（blip）的高度与宽度，由栅-集/栅-射电容比、栅驱动电路阻抗、集-射间 dv/dt 三者共同决定。

为测定阈值电压与串联栅电阻在高 dv/dt 应用中的影响，做了如下测试（电路见图 20）：逐步加大上管 IGBT 的正偏压，直到下管 IGBT 的开关损耗表明直通电流过大。开通损耗在 15 A 电感电流、6 V/ns 开关速率下测得，结果见图 21：使开通损耗抬升的栅压阈值，在串联栅电阻 47 Ω、10 Ω、0 Ω 时分别为 4 V、5 V、5.6 V。在串联栅电阻上并联二极管（阳极朝栅）有助于把栅钳在低位——于是串联电阻可以只按开通需求取值。

见原 PDF 图 20（第 24 页）：测试电路（上管施加可调正偏压，测下管开通损耗）。 见原 PDF 图 21（第 25 页）：开通损耗-偏置电压 VG（0~8 V）曲线族——被测管标 IRGPC40F，纵轴 1.00~2.00（归一化损耗）；三条曲线 RG-47 / RG-10 / RG-0 的损耗拐点依次在 VG≈4 / 5 / 5.6 V——串联电阻越大，栅回路阻抗越高，毛刺越高，越低的栅压就能引起误开通。

因给 IGBT 输出电容（COES）充电而产生的电流“毛刺”常被误认为导通电流：IRGPC50F 在 dv/dt=20 V/ns 下的毛刺幅度约 5 A，且该幅度不随所加负偏压改变（它不是沟道电流，负压压不掉——分辨故障波形时要认得它）。

基本缓冲电路与负电荷泵见图 22：缓冲级用两只 p 沟 + 两只 n 沟 MOSFET。Q3、Q4 栅之间的 R1 减缓输出管开通并限制驱动级直通电流。D1 降低 Q4 栅压；D2、C2、R2 为 Q2 组成电平移位；C3、C4、D3、D4 把输入信号整流出负直流电压。开通后，负电压在几个周期内即告稳定，即便占空比极端（1~99%）；稳定时间与负电压的“硬度”受信号源输出阻抗影响。

见原 PDF 图 22（第 25 页）：带负电荷泵的缓冲器——+15 V 供电，Q1/Q3=IRFD9014、Q2/Q4=IRFD014，R1=100，D1=8.2 V 稳压管，C1=100 nF、C2=100 nF/D2=15 V、R2=100K，D3/D4=1N4148 与 C3=470 nF、C4=100 nF 组成负泵；输出 +15 V/−12 V 方波，OUTPUT RTN 回流。

图 23 的电路把 IR2110 的高压电平移位能力与图 22 缓冲器的驱动能力和负偏压结合：用两只 **270 A IGBT 模块（栅电荷 600 nC）**测试，波形见图 24。开通延迟 1 ms，关断延迟 0.2 ms；负偏压稳定时间在 5 kHz、50% 占空比下约 10 ms[译注：原文此句句末为问号，系排印错误，应为句号；1 ms/0.2 ms/10 ms 为原文所印，与图 24 的 1 ms/div 时基自洽——负泵与缓冲级的慢速是结构性代价，可见该方案面向大模块、不面向快开关]。启动时，电路从第一个周期起就输出一定负栅压；断电时，栅压保持为负直至储能电容放完。

见原 PDF 图 23（第 26 页）：带负偏压的半桥驱动——IR2110（HIN=10/SD=11/LIN=12、VDD=9、VSS/COM=2/13、VB=6/HO=7/VS=5/VCC=3/LO=1）高、低两侧各接图 22 型缓冲（IRFD9014/IRFD014×2、100 Ω、8.2 V 与 15 V 稳压管、1N4148×2、1 µF/470 nF/100 nF×2/100K），驱动两只 IGBT 模块（TO LOAD，HV RET）。 见原 PDF 图 24（第 26 页）：负偏压波形（1 ms/div）——三迹：输入缓冲（10 V/div）、IGBT 栅极（10 V/div）、集电极电流（10 A/div）。

重要提示（IMPORTANT NOTE，原文加粗）：IR（及 Infineon）IGBT 与 IGBT 模块不需要负栅驱动。另外，对 NPT 型 IGBT，负栅驱动被要求用于应对 Ccg/Cge 电容比的显著变化[译注：此句与前句连读存在张力——按上下文意图应为“（一般 IGBT 不需要负压，但）NPT 型因 Ccg/Cge 比值变化显著而需要负栅压或下述替代手段”，原文表述如此照录，「待核实」以原厂最新器件手册为准]。通过外加栅电容可以消除对负栅驱动的需求：加大 Cge 使 Ccg/Cge 比值下降，从而“淹没”米勒效应，消除感应米勒电压引起的伪开通。

10. 如何驱动 Buck 变换器（How To Drive a Buck Converter，原 PDF 第 27~28 页）

图 25 为典型 Buck 变换器，高侧驱动由 IR2117 完成。接在 COM 上的二极管防止负尖峰影响 IC 工作并提供额外噪声免疫；如前文所述，COM 不应（把两侧地）连接在一起[译注：原句极简；按图 25，逻辑地（LOGIC GROUND）与功率地（POWER GROUND）分开画出，此句应结合 §5 的接地准则理解——「待核实」原版上下文]。

见原 PDF 图 25（第 27 页）：Buck 变换器——IR2117（VCC=1/HIN=2/COM=3、VB=8/HO=7/VS=6），自举二极管 D1=1N6622 或 UF4005，自举电容 C=0.47 µF[译注：图注印作“0.47mF”，系 mF/µF 排印之误]，条件“f > 5 kHz（对 IRF540 或相近管芯）”；主管 IRF450，VR<500 V，续流二极管 + 滤波电容 + LOAD；1 µF 去耦；逻辑地与功率地分立。

启动时自举电容已放电，多数应用中它经电感与滤波电容充电；空载（续流二极管可能完全不导通）时亦然。这条替代充电路径成立的前提：滤波电容至少是自举电容的 10 倍。该谐振回路的 Q 应足够低，保证自举电容不会充过 VSS 的极限（20 V）；达不到时，在自举电容上并一只稳压管即可防止过压。无论该 dc-dc 变换器用作电源还是直流电机调速，这一点都成立。

但以下两种情形，自举电容的再充电电流既流不过二极管也流不过负载：

1. 典型电池充电器应用（图 26）：输出的 +12 V 直接出现在 VS 脚上，启动时把自举电容两端电压压低，MGD 的欠压保护封锁工作。
2. Buck 常规 PWM 被输出过压打断：通常是输出突卸重载——控制环路速度有限加上电感（L1）储能，使输出电压高于设定值；空载/轻载下滤波电容可长时间维持高输出，而 CB 正被高侧驱动器的漏电流较快放掉。

见原 PDF 图 26（第 28 页）：HVIC 在电池充电器中的应用。

如图 27，加入 R1 为自举电容提供替代充电路径：因为 VIN 高于 VO，即使 VS 停在 VO 电位，R1 上也总有充电电流流过。要保住 CB 的电荷，R1 的平均电流应大于最坏情况漏电流。D3 应为低压稳压管、在小电流下有陡峭拐点；12 V 与 15 V 档推荐型号分别为 1N4110 与 1N4107。这一技术还可兼作 PWM 控制器、IR2110 及其他辅助电路的专用供电——只要 Buck 输出电压在 10~20 V 之间。

见原 PDF 图 27（第 28 页）：在电路中加入 R1。

11. 双管正激变换器与开关磁阻电机驱动（Dual Forward Converter and Switched Reluctance Motor Drives，原 PDF 第 29 页）

图 28 的桥式接法常用于驱动开关磁阻电机（SRM）绕组或双管正激变换器的变压器。使用 IR2110 时需外加两只二极管与两只 MOSFET，以保证开机时刻及后续各周期自举电容都能充上电——防止续流二极管导通时间过短导致自举无充电窗口。

见原 PDF 图 28（第 29 页）：双管正激变换器与开关磁阻电机——两管桥臂 + 续流二极管 + 辅助充电二极管/MOSFET 的桥式接法。

12. 电流模控制的全桥（Full Bridge with Current Mode Control，原 PDF 第 30~31 页）

图 29 为 H 桥，用低侧电流检测器件配合 IR2110 的关断脚实现逐周期电流控制。检测电路的具体实现取决于所用 PWM 技术、精度要求、负电源的有无、带宽等（参考文献 [3][4][5] 详述）。如 §2.1 所述，关断功能是锁存的：功率 MOSFET 在负载电流经其内部二极管衰减期间保持关断；锁存在下一周期开始、功率管再次被命令开通时复位。如图 7、图 8 所示，去耦电容可缓解 L1 的负面影响；L2 则必须靠紧凑布局压低（按图 11）。

IR2110 的开、关传播延迟匹配良好（最坏失配 10 ns），且开通传播延迟比关断长 25 ns——仅凭这一点就应保证：即使开、关输入命令同时到达，功率管也不会导通交叠。

再加一道保险：栅极可加电阻-二极管网络（图 29 虚线）——进一步推迟开通而不影响关断，相当于插入额外死区；该网络还能降低反向恢复期间的电流尖峰峰值（文献 [2] 说明其对损耗、dv/dt 与 EMI 的影响）。图 30、图 31 为按图 11 布局的测试电路波形：IRF830 @500 kHz 无任何问题，IR2110 也无可察觉发热。

见原 PDF 图 29（第 30 页）：逐周期电流模控制 H 桥的典型实现——IR2110 + 低侧检流 + SD 关断，栅极 R-D 网络以虚线示出。

见原 PDF 图 30（第 31 页）：IRF450 在 100 mH 电感、约 100 kHz 下运行。 见原 PDF 图 31（第 31 页）：图 30 电路的波形。 见原 PDF 图 32（第 31 页）：图 30 电路的波形（另一组）。

13. 无刷与感应电机驱动（Brushless and Induction Motor Drives，原 PDF 第 32~33 页）

三相桥电机驱动的波形含大 di/dt 分量，布局要格外小心：离公共接地点最远的那只驱动器，其 COM 与地参考之间的电位差最大（文献 [1]）。

见原 PDF 图 33（第 32 页）：三只 IRS2110 驱动六只 IGBT 的三相逆变器。

对 IR213x 类三相驱动器，第 5、6 节准则之外还应补充：MGD 的 COM 脚到三只低侧管应有三条独立连线。此外有几种工况需作为潜在问题区细查。其一：无刷直流电机堵转无限期运行、且桥的一臂处于关断——此时自举电容可能最终放空（取决于该期间 VS 看到的电压），上管随之关断且被命令开通时无法开通。多数情况下这不构成故障：下管随后被命令导通，自举电容充电、下个周期就绪。若设计不容忍这种运行，有四种规避手段：

• a. 实现电荷泵（如第 8 节所述）；
• b. 把控制安排成很短的“常规”占空比，最小脉宽保持几个微秒；
• c. 若某桥臂只在有限且已知的时间内不活动，把自举电容按该时长持有电荷来定容；
• d. 高侧在自举电容之外另配隔离电源。

若桥属于用 PWM 合成正弦波的感应电机驱动，低频时每个桥臂都会经历占空比为零或极低的长时段——自举电容应按“不需刷新也能撑过这些时段”定容。在图 33 这类电路中[译注：原文此处写作 Figure 35，按上下文应指图 33 三相逆变电路——图 35 是 §15 的 P 沟道电路，与本句“高低压电气隔离”语境不符；「待核实」以原版为准]，出于安全考虑、或作为逆变器失效时的损伤遏制手段，高压电源与逻辑电路之间常要求电气隔离（galvanic isolation）。光耦或脉冲变压器常用来实现这一功能；MGD 的使用让光耦避开高压 dV/dt——降低光耦成本的同时提供高性能栅驱动。

14. 推挽（Push-Pull，原 PDF 第 34 页）

不用高电压电平移位与浮地驱动这一核心能力的场合，高压 MGD 仍大有可为：便捷性、VSS 与 COM 之间的噪声免疫（±5 V 摆动容忍）、高速驱动能力在多数功率变换应用中都很有吸引力。只需加几只去耦电容，它们就能完成接口与栅驱动功能（图 34）。

见原 PDF 图 34（第 34 页）：推挽驱动电路——MGD 两通道直驱两只接地参考的功率管，VCC/VDD 去耦电容落位。

15. 高侧 P 沟道（High-Side P-Channel，原 PDF 第 35 页）

MGD 也能驱动 P 沟道器件做高侧开关——前提是有一只以正母线为参考的负电源（图 35）。此模式下 HIN 输入变为低有效：输入逻辑 0 开通 p 沟道 MOSFET。凡 VS（或 VB）相对地固定电位的场合，第 4 节 d.2 所述的阱电容充放电损耗为零。

见原 PDF 图 35（第 35 页）：IRS2110 驱动高侧 P 沟道管。

16. 排障指南（Troubleshooting Guidelines，原 PDF 第 36 页）

分析 IR2110 浮地通道的波形需要差分输入示波器——凡不以地为参考的电压差都应这样测。同时假定已做过明显检查，例如：

• 引脚连接正确、电源已去耦；
• 自举充电二极管为超快恢复、耐压按母线电压选取；
• 关断（shutdown）脚已禁用；
• 逻辑输入不会引起器件同时导通（拓扑本身要求的除外）。

表 1：症状与可能原因（全录，原 PDF 第 36 页）

表 2：五种高侧驱动方法对比（全录，原 PDF 第 37 页；“基本电路”列为原图框图内容的文字转录）

表 3：不同 HEXFET 管芯尺寸的典型开关时间（全录，原 PDF 第 38 页；VCC=15 V，测试电路同图 10，无栅网络）

[译注：HEX-2（2.5 ns）到 HEX-3（38 ns）的跳变异常陡峭，且 HEX-3 行“上升 38 ns > 下降 23 ns”与其余各行“上升<下降”的规律相反——疑 HEX-3 上升时间应为 3.8 ns 之排印错误，「待核实」以 IR 原版为准；照录原值。]

参考文献（References，原 PDF 第 39 页，全译）

1. D. Grant, B. Pelly, “New High Voltage Bridge Driver Simplifies PWM Inverter Design,” PCIM Conference 1989.
2. Application Note AN-967 “PWM Motor Drive with HEXFET III”，见 http://www.irf.com/technical-info/appnotes/an-967.pdf
3. Application Note AN-961 “Using HEXSense in Current-Mode Control Power”，见 http://www.irf.com/technical-info/appnotes/an-961.pdf
4. Application Note AN-959 “An Introduction to the HEXSense”，见 http://www.irf.com/technical-info/appnotes/an-959.pdf
5. D. Grant, R. Pearce, “Dynamic Performance of Current Sensing Power MOSFETs,” Electronic Letters, Vol. 24 No. 18, Sept 1, 1988.
6. Design Tip DT04-04 “Using Monolithic High Voltage Gate Drivers”
7. Design Tip DT97-3 “Managing Transients in Control IC Driven Power Stages”
8. IRS2110 Datasheet
9. IR2125 Datasheet

修订历史（Revision history，原 PDF 第 40 页，全译）

版权与免责（Disclaimer，原 PDF 第 41 页，条目意译）

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译者附注（全库视角）

1. 关键数字速查（记忆锚点）

• 浮地范围：隔离罐相对 COM 浮于 +600/+1200 V 到 −5 V；VS 允许低于 COM 5 V（典型值），超过则高侧输出锁存（不损坏、不响应）。
• 抗 dv/dt 设计配套组合：边沿窄脉冲式电平移位（功耗小）+ 脉冲判别器滤 <50 ns 假脉冲 + 耐 50 V/ns VS 摆率——现代隔离驱动的 CMTI 概念在此雏形。
• UVLO：VCC 典型 8.6/8.2 V（负向/正向）；低侧 UVLO 释放即生效，高侧 UVLO 释放后等下一个脉冲才生效。
• 驱动能力：每管拉/灌 0.12~4 A（视型号）；VSS 允许相对 COM 摆 ±5 V；电源钳位 20/25 V（超时超压即永久损坏）。
• 自举：式 (1) 分母只有 VCC−Vf−VLS−Vmin，Qls 每周期 5 nC（600 V 档）/20 nC（1200 V 档）；二极管电流=Qg×f（IRF450@100 kHz≈12 mA）；应力对策 CB≥0.47 µF、VCC 电容≥10×CB。
• 功耗：主项是高压开关损耗（400 V/100 kHz 半桥约 0.42 W/0.3+0.31 W 两个口径）；静态项百 mW 以下可忽略；栅损耗按内外电阻分压转移（6/16 归 IC）。
• VS 负压事件：50 nH×10 A/20 ns=25 V 尖峰（回形针≈50 nH）；0 Ω 栅阻→4 ns/90 V 尖峰；27 Ω 膝点→18 V/48 ns。
• 负栅压判据：47/10/0 Ω 下误开通阈值 4/5/5.6 V（6 V/ns）；COES 充电毛刺 5 A @20 V/ns 不随负压消失。

2. 本篇 ↔ 库内文档对照

• 自举三项账的芯片级出处：GaN 教程 §3.2“充电窗口/dV/dt 注入/过充”三账 ↔ 本篇 §3（式 1 五项约束）与 §5.3（3a 过充、3d VB 不许跌破 COM）；库内 NCP1680 板自举 0.1 µF/630 V + ES1J 即本篇准则的实装（GaN 与隔离驱动基础 §3.2）。
• “为什么 CMTI”：GaN 教程 §4 讲隔离屏障的 Cbarrier·dVCM/dt 模型 ↔ 本篇 §2.3 讲 HVIC 用“窄脉冲+判别器”从根上少传能量——两者是同一问题的两种架构答案；NCP51561（CCM 快桥臂隔离驱动，NCP1681 DS 推荐）的 100 V/ns 级 CMTI 需求对应本篇 50 V/ns 门限的加大版。
• NCP51530 的祖型：EVBUM2886/EVBUM2734 里 NCP51530 当“电平移位器/半桥驱动”用的结构（HVIC 电平移位 + 自举高侧）即本篇 §2 的 IRS2110 架构直系后代；其“耐压/电流档两处原文不一致（700 V 3.5/3.0 A vs 600 V 1.9 A）”已登记于 01_待核实与推断总表 §12 与 GaN 教程待核实表——拿到 NCP51530 DS 后回填。
• 负压关断的取舍：GaN 教程 §2.3“负压 vs 单电源” ↔ 本篇 §9：负压防米勒误开通（4/5/5.6 V 判据）但电荷泵方案慢（ms 级）——现代方案改用驱动 IC 内置负轨或外加 Cge 淹没米勒效应（§9 IMPORTANT NOTE 给的思路）。
• 布局铁律同源：UCC28781/04 的“GaN 驱动环路面积最小化” ↔ 本篇 §6“交流路径杂散电感不可补偿、双绞线、专线回流”——把 §6 的“50 nH 回形针”核算带进任何半桥布局评审。

3. 与库内器件物理层的衔接

表 2 五法对比（浮地电源/脉冲变压器/电荷泵/自举/载波驱动）是“隔离驱动供电方案”的教科书分类；库里 NCP1681 推荐的“隔离供电 NCP51561”与 EVBUM2822 的“自举 0.1 µF”分别是表中第 1、第 4 行的现代实现。MOSFET 侧的栅荷/Crss 物理见 超结 CoolMOS C7 全译（其 §5.1 式 3~6 的平台期算法与本篇式 2 的 QG·f 功耗口径互补）；GaN 侧窄栅窗见 GaN 教程 §2。

4. 原文笔误/存疑清单（逐条甄别）

5. 数值复算记录

按 skill 精度铁律复算：式 3 = 2×15×120n×10⁵ = 0.36 W ✓；式 4 例 (15 V)(16 nC)(100 kHz) = 0.024 W ✓；损耗例合计 0.004+0.024+0.084+0.002+0.42 = 0.534 W ✓；式 6 = 450×7n×10⁵ = 0.315→0.31 W（原文二位有效）✓；式 1 代入例（本库补算，标“示例”）57 nF ✓；12 mA = 120 nC×100 kHz ✓；50 nH×(10 A/20 ns)=25 V ✓。

上一级：栅驱动IC