XDPS21071 — 02 内部框图与工作原理

对标 TI 手册“Detailed Description”章。依据 DS §2（图 3）、§4.1~4.3（图 4~30、式 1~10、表 2~7）、§5（表 8）与 DG 式(11)~(20)。数值均 typ（DS 25 °C 口径），min/max 见 01_规格书全译。“本库推导/存疑”处已单独标注。

本篇总结

1. XDPS21071 = 数字控制核心（DSP 内核 + OTP）+ 模拟前台（600 V 启动单元、双栅驱动、比较器组、8 位 ADC）。模拟前台管“快”（比较器、驱动），数字控制核心管“聪明”（模式调度、阈值插值、保护状态机）——理解这颗芯片的一切关键，是意识到它的多数阈值不是固定值，而是随母线、随输出电压实时插值的曲线。
2. FFR 模式与 QR 的本质区别：QR 在退磁后被动等漏极谐振到谷底（频率被谐振周期绑死）；FFR 是 GD1 先注入设定幅度的负磁化，把漏极电压主动摆到最低点再开通——频率和 ZVS 深度都成了设定值。
3. 供电管理的精髓是“三个 VCC 关断阈值 + 一个 Bang-bang 后备”：7.2 V（正常）、9.6 V（Brown-out 后）、20.5 V（Bang-bang 关断），配合 500 ms 定时器让锁定/自动重启状态不需要外部 VCC 供电也能存活。
4. 传播延迟补偿（PDC）把“限流点随母线漂移”这个所有峰值模式控制器的固有限制变成了数字插值：低线 594 mV ↔ 高线 392 mV，两条曲线在中间线性过渡——本篇用两条独立路径验算，结果只差 1 mV。
5. 保护有 11 项，但真正的设计思想只有三条：睡眠相位一律不检测（除 UVOFF）、消隐时间把毛刺和真故障分开、计数器把偶然和持续分开。

1. Overview：一颗“数字控制内核”的反激控制器

传统 PWM 控制器（如 UC3842）的每一个行为都刻在模拟电路里：比较器阈值是带隙基准分压，频率是 RC 振荡器。XDPS21071 的架构相反：模拟电路只保留“手脚”（启动单元、栅驱动、比较器、ADC 前端），所有决策由 DSP 内核查表和计算——频率律是一条可配置曲线，限流是随母线插值的函数，保护是状态机。

类比：模拟控制器像机械表（齿轮比决定一切），XDPS21071 像智能手表（传感器采集，软件决定显示什么）。代价是多了配置与固件版本管理（FW REV 1.0/1.4 的参数口径差异就是这种代价的缩影），收益是 24 个参数可配、阈值可随工况插值。

2. 框图走读（按信号流，从左到右）

1. 左侧供电与母线感知：HV 脚 → 启动单元（闭合/断开两个开关管符号）给 VCC 充电；HV 电流经内部 QM/RM 采样成数字量——这一个采样点同时馈入三个消费者：Brown-in/out 保护、PDC、ZVS 脉宽自适应。
2. VCC 监视链：Bang-Bang 控制（V_VCCBBoff=20.5 V / V_VCCBBon=9 V）、VCC Brown-in（9.1 V）、双档 UVLO（7.2/9.6 V）——详见 §3。
3. 中部控制核心：软启动 → 频率律（Frequency Law）+ 频率钳位 → FFR 模式（带 ZVS 脉冲发生）→ PWM 逻辑 → GD0；GD1 由 FFR 脉冲控制。多模式调度器按 MFIO 误差电压在 BM/DCM1/2/3/CRM 之间切换。
4. ZCD 通道：反射电压测量（1 kΩ 内阻网络 → 8 位 ADC）+ 零交叉比较器——前者管 OVP 与限流补偿，后者管开通时机。
5. CS 通道：OCP1（逐周期，LEB 269 ns）、OCP2（0.8 V 二级）、自动重启输入检测——三比较器并联，各带各的消隐。
6. MFIO 通道：C2 开环比较器 + C3/C5/C6/C7 突发比较器组——误差电压在这里被“分档”，每一档对应一种运行模式。
7. GPIO：UART 引擎，Brown-in 前活着，之后休眠。

3. 供电管理：HV 启动单元的“时序校核”（DS §4.1，图 4~10）

3.1 冷启动时序校核（§4.1.1/4.1.2）

时序校核逐项计算（C_VCC=10 µF 为本库假设，实板值待核实；i_lk≈30 µA 启动前漏电流，DG §5.1）：

为什么 Brown-in 检查放在引导之后？因为判定要用 I_HV 采样，而采样只在 IC 激活后才有意义——1.2 ms 的引导时序是数字控制器的固有税（模拟芯片上电百微秒级就能出脉冲）。

3.2 Brown-out 响应（§4.1.3）

Brown-out（I_HV<0.443 mA 持续 1.09 ms；软启动期放宽到 5.27 ms——启动时母线被浪涌电流拖低是常态，不能自杀）后：IC 停止开关但保持活动，且 VCC 关断阈值从 7.2 V 抬到 9.6 V。机理：母线崩了，与其让 IC 在 7.2 V 上苟着慢慢漏电，不如提早停机、提早让启动单元回充——恢复速度优先于苟活时间。

3.3 突发模式的供电（§4.1.4）

进入安静突发后 IC 反复睡眠，电流降到 I_VCCquBM2=460 µA（含对光耦的灌电流 −280 µA）。睡眠的进出由 MFIO 电压经 C5/C6 比较器控制。系统设计必须保证突发关断相位最深处 VCC 仍远高于 7.2 V——突发期辅助绕组平均值也在降，两端同时往下走，这是轻载待机设计的隐藏陷阱（见 04 陷阱 6）。

3.4 锁定/自动重启的 Bang-bang 后备（§4.1.5）

• 自动重启（AR）：栅停，I_VCCquAR=160 µA；500 ms 周期待机定时器周期性开启动单元，把 VCC 顶到 20.5 V 再关；于是 3 s（t_AR）重启时 VCC 一直在 9.1 V Brown-in 线之上，免走完整冷启动流程，重启只差软启动序列。
• 锁定（LM）：栅停，150 µA；Bang-bang 开启阈值降到 9 V，把 VCC 维持在 7.2 V 以上“存活但不运行”；锁定复位仅发生在 VCC 跌破 7.2 V 之后——想解除锁定？断电（或把 VCC 拉下去）是唯一办法，这正是“锁定”二字的物理含义。
• [存疑] DG §5.5 提到“VCC 也有 OVP 功能”，但 DS 的保护表（表 6）与 §4.3 未列此项——以 DS 为准，DG 提法待核实（可能指 V_VCCBBoff=20.5 V 的启动单元关断阈值在起 OVP 之实）。
• Bang-bang 后备的能耗核算（本库核算）：C_VCC=10 µF 假设下，自动重启间歇每 500 ms 把 VCC 从 9 V 顶回 20.5 V，平均电流仅 C·ΔV/T=10 µ×11.5 V/0.5 s≈0.23 mA——启动单元几 mA 的充电能力就足以让 IC 无限期待机，这就是“锁定/自动重启状态不需要外部 VCC 供电”背后的能量核算，也是空载待机功耗能压进法规线的结构性原因。

4. 控制核心：频率律与多模式（DS §4.2.8，图 23，表 3/4）

图 23 要横着读两遍：上图是频率指令 f_SW(V_MFIO)，下图是峰值电流指令 V_CSPK(V_MFIO)，横轴都是光耦误差电压 V_MFIO（满载电压高、轻载电压低，光耦拉低）。四段逻辑：

B、C 两角点的位置全部可配置（VmfioB=1.80 V、VmfioC=1.00 V、Vcs_BC=0.45 V，表 8）——这就是“数字频率律”的实用价值：把效率曲线的峰对准你的产品最常用的负载段。

负载行程数值走读（表 3/4 默认值，本库整理）：

读法：重载段频率焊死、功率靠电流（594→443 mV 只差 25%——重载大部分行程靠频率平顶上的小电流调节）；中载整段靠频率折返（140→24.9 kHz，电流不动）；轻载再靠电流收尾（443→92 mV）。三段各自只动一个变量，环路的增益在每段内都可预测——这是多模式控制器补偿设计的隐藏福利（本库解读）。

CRM 的特殊处理：DCM3 段若母线偏低，剩余关断时间不够退磁，IC 检测不到零交叉就不开通（宁可降频也在谷底开）——定频被自动旁路，这是“保证 DCM”承诺的另一面：绝不硬开关。机理上 CRM 起点由 V_Bulk 决定（图 23 竖直虚线）：母线越低、ton 越长（功率恒定下），留给退磁+振荡的关断时间越短，DCM3 的高频定频率先被击穿——CRM 不是配置出来的模式，是功率平衡推出来的物理结果（本库解读）。

特殊频率钳位：V_Bulk>200 V 且 V_zcd<1.296 V（迟滞 0.177 V）时频率钳到 f_clamp=105 kHz。物理机理：高线+轻载组合下按频率律本应跑高频，但高频×高线的开关损耗（Coss 损耗∝V²·f）效率受损，主动降频换效率。

抖频（§4.2.9）：重载启用，幅度 ±3.125% of f_SWmax、周期 3.2 ms（256 点步进）。把 EMI 频谱能量摊开降低峰值准位——数字实现几乎零成本（模拟方案要外加调制电路）。本库量化：±3.125%×139.4 kHz=±4.36 kHz 的载波摆动，3.2 ms 周期对应 312 Hz 的调制频率——落在 EMI 接收机准峰值检波的积分时间尺度上，典型可把传导准峰值压低数 dBµV（具体 dB 数随滤波器带宽与基线频率而变，业界经验，以实测为准）。

频率律与保护的两个咬合点（本库提醒）：①A 点（2.42 V）与开环线（2.41 V）只差 10 mV——满功率点几乎贴着开环保护线，光耦饱和不足或 CTR 衰减会先误触开环而非掉功率；②频率钳位的进入条件（V_Bulk>200 V 且 V_zcd<1.296 V）有 0.177 V 迟滞，但工作点恰在边界上的机型会出现 105 kHz 与频率律之间的往复切换，表现为输出纹波叠加 ~312 Hz 类调制成分（详见 04 陷阱 11）。

5. ZCD 反射电压检测与自适应限流（DS §4.2.1，式 1~4）

采样时刻的讲究：输出电压在续流相位内的固定时刻（振铃抑制 1.91 µs 结束后）采样。为什么必须等？主管关断瞬间漏感振铃会把辅助绕组电压搅得一塌糊涂，早采就是采噪声。为什么必须在续流相位内？因为此时辅助绕组正电平才严格等于 (N_aux/N_sec)·V_Sec（式 1）——次级二极管在线性区导通时反射电压近似恒定，这是“辅助绕组=输出电压传感器”成立的物理前提。

采样窗口有多宽（本库汇总 DG 图 12 与 DS 表 14）：DG 给出采样脉冲 3 µs（内含 1 µs ADC 转换）；DS 表 14 又要求 GD0 关断到首个零交叉 ≥3.33 µs（t_GD0offZCMin，保证采样建立）——两个数字互相咬合：振铃抑制（~2 µs）+ 采样脉冲（3 µs）≈ 5 µs 的退磁时间在轻载高 Vout 时可能整个被消耗，这就是 04 陷阱 4 的定量基础。数字采样通道的时间校核比模拟方案更“挑工况”，这是架构交换的一部分。

四条公式一条链（45 W 板数值：N_aux=N_sec=2、R_ZCDH=39 kΩ、R_ZCDL=5.6 kΩ）：

1. 式(1) V_AUX=(N_AUX/N_SEC)·V_Sec：20 V 输出时 V_AUX≈20.7 V（含整流管压降）。
2. 式(2) V_ZCDSEC=R_ZCD·V_AUX/R_ZCDH，R_ZCD=R_H∥R_L=4.92 kΩ：V_ZCD=4.92/39×20.7=2.61 V——落在 ADC 量程（1.2~2.8 V）顶部；外推到 OVP 点 21.7 V 时 V_ZCD=2.74 V，正好贴住 V_ZCDOVP=2.75 V ✓（分压比与 OVP 阈值是一套设计，互相咬合）。
3. 式(3) V_csoffset=K·(V_zcd−V_zcd_zero_point)/65536（全数字量）：45 W 板零点 Vzcd=1.7 V↔数字 79↔Vout=13.5 V（DG 式 11；DS 正文示例“1.41 V↔148”自相矛盾且与配置默认 79 不符，以 DG 为准，见译注 3）。Vzcd 低于零点时按 K=28000 线性加大限流扣减，最低钳在 34 LSB=80 mV（34×2.34 mV=79.6 mV ✓）。
4. 式(4) Vo=Vzcd×(N_SEC/N_AUX)×(R_H+R_L)/R_L=Vzcd×7.964：1.2 V→9.56 V、1.7 V→13.5 V、2.152 V→17.1 V——一根分压电阻把输出电压映进数字域。

设计含义：这是 USB-PD“一个变压器多个输出电压”的关键配套——20 V 满功率、5 V 限功率（LPS/线缆约束），限流曲线随 Vout 自动下移，不需要任何额外电路。代价：ZCD 采样精度依赖振铃抑制后的稳态（续流相位必须 >t_ZCDRS=1.91 µs）与分压链精度。

6. 传播延迟补偿 PDC：把限流从“漂移”变“插值”（DS §4.2.3，式 5~8）

问题：OCP1 比较器翻转后，信号要走过比较器延迟 + 驱动器 + MOSFET 关断（合计 t_PD≈352 ns，DG 口径），电流还在爬：R_CS·I_LPk=V_CSOCP1+V_CSPD（式 5），过冲量 V_CSPD=(R_CS/L_Pri)·t_PD·V_Bulk（式 6）。因为电流斜率 dV_CS/dt=R_CS·V_Bulk/L_Pri（式 7）正比于母线电压——同一套阈值，高线限流比低线高出一截。

数字解法：IC 用 HV 脚电流实时代表 V_Bulk，在低线（I_HVLL=70 µA，V_CSmaxLL=594 mV）与高线（I_HVHL=370 µA，V_CSmaxHL=392 mV）两个角点间线性插值下调阈值（式 8）。

本库双路验算（45 W 板：R_CS=0.25 Ω、Lp=190 µH、t_PD=352 ns）：

• 模拟式(6)：高线 V_CSPD=(0.25/190 µH)×352 ns×372 V=172 mV；低线×85 V=39 mV。
• 数字口径：PDC_FACTOR=13000（表 8 默认）＝(R_CS·t_PD)/(Lp·V_CSlsb8)×(2¹⁶−1)，代回 (0.25×352 n)/(190 µ×2.34 mV)×65535=12971≈13000 ✓；高线校正 13000×372/65535=74 LSB×2.34 mV=173 mV ✓；低线 17 LSB=40 mV ✓。

两条独立路径差 1 mV——公式的物理意义和固件的数字实现完全对齐。换变压器、换 R_CS、改 t_PD（换驱动强度）任何一个，PDC_FACTOR 必须重算，否则限流点漂移。

[存疑] DS 给的 I_HVLL/HL=70/370 µA 按 R_HV=100 kΩ 直算应为 0.72/3.72 mA，恰差 10 倍，疑为内部采样标定口径；使用式(8)时必须成套取用（DS 译注 4）。

7. FFR 模式：初级 ZVS 的完整物理图景（DS §4.2.12，图 28~30，式 10）

7.1 一个周期的五幕剧（对照图 29 的 t1~t5）

1. 储能（t3→t4 之前的 GD0 导通段）：母线电压加在 Lp 上，i_mag 线性上升，CS 撞 OCP1 线关断。
2. 退磁续流（t4→t5）：能量传到次级，漏极反射电压 = V_Bulk+N_p/N_s·V_out；退磁结束，ZCD 零交叉（同时完成输出电压采样）。
3. 负磁化注入（t1→t2，GD1 导通）：GD1 开通 Q1，把充好电的 ZVS 电容（约 10 V）接到 N_ZVS=1 匝绕组上——折算到初级是 N_p/N_ZVS×10 V=140 V 的反向伏秒，i_mag 以 0.737 A/µs 的斜率反向爬（本库按 DG 式(14)：(14/1)×(10 V/190 µH)）。漏极出现一个高于反射电平的台阶（V_Bulk+140 V≈514 V，图 29 vDrain 的台阶）——先升后降，这是 FFR 波形最具辨识度的特征。
4. 受控谐振（t2→t3，死区 220 ns）：Q1 关断，负磁化电流（0.5·Lp·i² 的动能）给漏极节点电容放电，v_DS 从 514 V 向 0 摆——不是等它自己振，而是注入的能量保证了它一定摆到零。
5. ZVS 开通（t3，GD0）：数字引擎按强制周期 t_SWperiod 在摆到最低点时开通主管——开通损耗（Coss 能量 + 交叠损耗）归零，dv/dt 也被谐振软化。

注入的负磁化能量最后去了哪（能量流闭环，本库推断，手册未量化）：ZVS 电容的 10 V 储能先经 Q1 变成 Lp 里的负磁化动能（4.9 µJ），谐振中一小半消耗在给节点电容放电（2~4 µJ，即被“回收”的 Coss 能量与交叠损耗），剩余部分在谐振回摆时对 ZVS 电容/绕组反向充电，部分经变压器耦合回到输出侧——因此每周期注入的能量大部分不烧在电阻上，ZVS 脉冲自身的损耗（GD1 驱动+回路导通）只是小额税。这也是 DS 敢说“负磁化越大→损耗与 EMI 越优化”但仍提醒“ZVS 脉冲伴随附加损耗须折中”的原因：折中的是这笔税与省下的开通损耗。

7.2 ZVS 判据：能量核算（DG 式(13)~(15)，本库代入）

• 能量条件（式 13）：0.5·Lp·i_neg² > 0.5·C_eqv·V_ds²。左=负磁化动能 0.5×190 µH×0.228²=4.9 µJ；右=节点电容储能（C_eqv≈30 pF 为本库假设，含主管 Coss 有效值+变压器寄生耦合电容，待实测）0.5×30 pF×514²=4.0 µJ ✓——余量仅 1.25 倍，且 C_eqv 若到 40 pF 判据误用。这就是 kZVSonfactor 必须按管子调的原因（DG 明说 tuning necessary），也是 DS 反复强调“ZVS 脉冲设计强烈依赖系统设计”的量化注脚。
• 死区条件（式 15）：t_dead=Qoss/i_zvs_pk≈C_eqv·V_ds/i_neg≈(30 pF×514 V)/0.228 A≈68 ns；DS 固定 220 ns（可配置），覆盖 C_eqv 更大与 Coss 强非线性的情形，余量约 3 倍。
• 脉宽自适应（式 10）：t_GD1on=BULK×(3200/65536)×15.15 ns+31.6 ns=0.74 ns/V×V_Bulk+31.6 ns——70 V→83 ns、370 V→305 ns。为什么脉宽要随母线加长？高线时节点电容储能量 ∝V²，需要的负磁化 ∝脉宽；而注入的伏秒固定（10 V×t_GD1on），所以母线越高、脉冲越长（图 30 曲线读数约 92→330 ns，略高于式算值 ~10%，以实测为准）。

7.3 与三条技术路线的对比（能量流视角）

要点：FFR 用最小的硬件增量（信号级绕组+小管）买到“主管零电压开通”这一最大单项损耗的消除；漏感回收不如 ACF/AHB 彻底，但 45 W 档漏感本身小（Zener 只见 21 mW），性价比最高。

8. 软启动、前沿消隐与第二级过流（DS §4.2.4~4.2.6，式 9）

• 软启动：峰值电流限制从 V_CSSS 起以 ΔV_CSS=2.5 mV/52.14 µs 步进爬升。式(9) t_SSmax=t_Base1×(V_CSmax−V_CSSS)/ΔV_CSS：按高线角点（V_CSmaxHL=392 mV、V_CSSS≈45~70 mV）代回 6.7~7.2 ms，与表 19 的 t_SSmax=6.64~7.36 ms 吻合 ✓（低线角点按式会算出约 10 ms，手册未解释该差异，存疑；以表 19 为准）。数字爬升的好处：不依赖峰值电流限制过程中的传播延迟，启动限流精度与母线无关。MFIO 低于 2.42 V 即提前结束软启动、交棒频率律。
• LEB 269 ns：只作用于 OCP1。开通瞬间 MOSFET Coss 放电 + 整流管反向恢复在 R_CS 上打出电流尖峰，不消隐则每个周期都“假限流”。269 ns 是数字值，与外部 R_CS 滤波协同（DS 内部另有 10 kΩ+1 pF）。
• OCP2（0.8 V，消隐 616.2 ns/启动期 1.001 µs）：管“斜率快到 OCP1 来不及”的灾难——绕组短路时电流斜率可达正常值数倍，130 ns 的传播延迟足以让电流冲过任何逐周期阈值；OCP2 用更高阈值（0.8 V=1.35×V_CSmaxLL）+ 更短传播延迟（155 ns typ）+ 略长消隐（防误判）直接进自动重启。

9. 栅驱动：为什么“恒流开通+电阻关断”（DS §4.2.7，图 20~22）

输出级=受控电流源（开）+ MOSFET 开关（关）。开通斜率由 I_GDxHPKSRC 与 C_GS 决定，Miller 平台由 I、C_GD 与 V_D 决定——与 VCC 无关，这就是 ZVS 时序需要的确定性。关断由外部 R_GDx 限流（DG 建议 ≤10 Ω，按关断损耗 vs 速度折中）。两个易漏点：①GDx 有最小容性负载 1.5 nF（表 11），受控源内部环路需要它稳定；②高电平钳位 10.5 V，但 V_GDxHRR 允许 VCC<10.5 V 时轨到轨输出——低 VCC 异常态驱动不会异常抬压。

10. 突发模式：两段时间尺度的能效管理（DS §4.2.10~4.2.11，图 26/27）

先认识四个比较器的分工（DS 图 3/图 26）——突发模式的“民主投票机”：

• 进入（§4.2.10.1）：负载降到频率律 D 点以下，MFIO 跌破进入阈值。阈值不是单点而是按 Vout 分三档的 LUT（V_zcd<1.723 V→0.607 V；1.723~2.152 V→0.455 V；≥2.152 V→0.408 V）：输出电压越低，进突发的 MFIO 越高（每突发能量越大）。机理：突发功率 P_bst=0.5·Lp·Ipk²·f 固定时，Vout 越低同能量输出的功率占比不同、效率也不同，分档进门限让各输出档的突发起伏幅度一致——这是数字 LUT 才做得起的精细活。
• 运行（§4.2.10.2）：两点调节器（唤醒 1.60 V/暂停 1.366 V）用输出纹波本身做迟滞：纹波谷唤醒（26.6 µs 后首发脉冲）、纹波峰暂停。突发序列四脉冲固定 50.2 kHz、V_CS=120/43 mV（LL/HL，表 17），突发功率 45 W 板 ≈1.25 W（DG 式 20；按表 17 的 120 mV 口径为 1.10 W，本库核算）。
• 退出（§4.2.11）：负载跳增→MFIO 爬升过 V_MFIOBMEX=2.02 V 立即退出（不等纹波周期），首个脉冲用固定 V_CSBMEX=92/15 mV，其后交还频率律——大信号响应和稳态效率解耦，这是“安静突发”不牺牲瞬态的关键。

11. 保护逐个讲物理机理（DS §4.3，表 6/7）

总纲（表 6 注）：除 UVOFF 外，所有保护只在正常运行时活动——睡眠相位（突发/保护模式）中引脚测量与温度传感器一律停机。这是待机功耗与保护覆盖面的根本交换：数字芯片敢于“装死”省电，靠的是把“死期”限制在故障概率最低的时段（本库解读）。

开环 vs 过载：同名不同病的甄别（本库解读）：两者都表现为“MFIO 长时间偏高”，但病理不同——开环是环路断了（光耦老化），过载是环路还在但顶到了限流上限。XDPS21071 用两条独立定时器分流：MFIOH 定时器（31.3 ms，管开环）与 OLP 定时器（tpeakpower=30 ms，管过流命中），再配合 OLP 只在 OCP1 LUT 命中时才计数的门控。上电阶段输出未建立、MFIO 天生偏高，若共用一个定时器就会“启动自杀”——两个定时器的存在本身就是启动可行性的保障。

12. Device Functional Modes（工作模式总表）

12A. 式(1)~(10) 速查（本篇代入结果一览）

精炼要点

上一级：XDPS21071