开关电源知识库

开关电源 PCB 布局设计 —— 把“第二个拓扑”画对的方法论

本篇把全库散在各 IC「04_设计要点」里的布局知识整合成一套可照做的方法论。原理图只定义了电路逻辑，布局才定义电路物理——寄生的电感、电容、互感把你算好的波形改写。读完这篇，你拿到任何一颗电源 IC 的参考设计，都能自己判断“哪里能抄、哪里必须照抄、抄错了会怎样”。 素材来源分级（全篇通用）：「TI AN-1149」 = TI SNVA021C《Layout Guidelines for Switching Power Supplies》原文要点；「UC3842/04」 等简写 = 库内对应 IC 的 04_设计要点_常见陷阱与故障排查.md（UC3842/04 = 30_经典IC精读/01_反激Flyback/UC3842/04_设计要点_常见陷阱与故障排查.md，余类推）；「AN-978」 = 20_基本元器件/03_功率器件/栅驱动IC/00_AN978栅驱动IC全译.md；「CoolGaN」 = 20_基本元器件/03_功率器件/GaN/00_CoolGaN栅驱动设计指南全译.md；「Wolfspeed」 = 20_基本元器件/03_功率器件/SiC/02_Wolfspeed栅驱动设计全译.md；「ANP015」 = 20_基本元器件/08_EMI滤波/00_Wurth_ANP015全译.md；「Bourns」 = 20_基本元器件/07_电阻/00_Bourns精译.md；「Nichicon」 = 20_基本元器件/05_电容家族/00_电解电容Nichicon全译.md；「GaN基础」 = 10_基础理论/04_开关电源/06_GaN与隔离驱动基础.md。标注「业界经验/推断」的内容为工程惯例或本库推导，手册未明说，严禁与手册事实混用。

本教程总结

这份教程怎么用：

  1. 第一次布局前通读：§1 先建立“寄生预算”的直觉（为什么布局是第二个拓扑）→ §2~§4 按优先级处理三类环（功率环→栅驱动环→采样环）→ §5 地规划 → §6 开关节点与 EMI → §7 安规 → §8 热 → §9 叠层与摆放顺序。§10 是速查。
  2. 布局评审时当检查单：§10 的十诫 + 环路优先级表 + 错误图鉴，对着自己的板子逐条过。
  3. 改板/排查时当字典：遇到“换什么参数都没用”的原因不明问题（抖频、地弹、误触发、EMI 单点尖峰），八成是布局问题——回 §4~§6 逐项对照。

优先级铁律（全文主线）：功率环（大电流、高 di/dt）→ 栅驱动环（窄电压窗口）→ 采样/反馈环（高阻、低电平）→ 地系统（前三个环的回流归宿）。功率环永远是第一优先——[Wolfspeed] §2.1 有一句直接点破：“功率回路电感永远优先于栅回路电感处理”，因为功率回路电流大、影响过冲与应力，栅回路电感要到较大取值才显著。

数据规范（同全库）：公式为通用电工/电磁公式标“通用工程公式”；经验数值标「业界经验」；引用库内数字标出处；本篇新算标「本篇推算」。

1. 布局为什么决定生死

1.1 结论摘要

原理图里那条“理想导线”在 PCB 上是电阻、电感、天线三合一。开关电源里电流以纳秒级边沿变化，任何一段走线的寄生电感都会按 $V_L = L \cdot \dfrac{\mathrm{d}i}{\mathrm{d}t}$ 变成电压尖峰，寄生电容会把高 dv/dt 节点的能量耦合进低电平采样。布局好坏的差距，等于拓扑好坏的差距——所以业界说“布局是第二个拓扑”（GaN基础 §5.3 原话）。[Wolfspeed] §1.1 说得更直接：SiC 的快速边沿会放大布局中的任何失误。

1.2 机理：寄生电感的核算

寄生电感来自三处：走线自身（约 1 nH/mm，经验量级）、环路面积（环路围出的磁通越多电感越大）、过孔/封装引线（0.5~1 nH 每过孔，封装内 1~几 nH）。它对电路的作用只有一条公式：

$$V_L = L \cdot \frac{\mathrm{d}i}{\mathrm{d}t} \qquad \text{（通用工程公式）}$$

代入任务口径的锚点数字：$1\ \mathrm{nH} \times 1\ \mathrm{A/ns} = 1\ \mathrm{V}$。也就是说——每 1 nH 寄生电感、每 1 A/ns 电流变化率，就额外产生 1 V 尖峰。反过来说，1 A/ns 在现代电源里毫不夸张（GaN 的 di/dt 可达 1 A/ns 以上，GaN基础 §2 的量级）。

把这条公式用到不同场景，就得到布局的全部“为什么”：

场景 代入 结果 出处/性质
功率回路尖峰 50 nH（一只回形针的电感量）× 10 A / 20 ns 25 V 尖峰 AN-978 §6 原例
开关管关断过冲 交流路径 15 nH × 0.5 A/ns（GaN 板常见） 7.5 V 叠加在漏源上 本篇推算（GaN基础 §5.3 同型例）
栅极振铃 栅环路 10 nH × 0.5 A/ns 5 V GaN基础 §2.2 虎三
采样地弹 共享地线 5 nH × 1 A/ns（驱动返回电流） 5 V 串进 CS 采样 本篇推算，机理见 §5

1.3 机理：交流路径 vs 直流路径——为什么环路面积是核心

[AN-978] §6 把半桥的寄生电感分成两类，这是全篇最值钱的一个区分：

交流路径电感与环路面积的关系：单匝环路的电感量级约为 $L \approx \mu_0 \sqrt{A}$（A 为环路面积，矩形环的近似），面积减半电感大约减到 0.7 倍——缩环 = 降感，这就是“功率环面积最小化”的物理来源。两个开关状态（开/关）的电流环在同一条走廊上反向流动时，磁通方向相反、相互抵消一部分辐射；若两条环路的电流方向不一致，磁场半周翻转、辐射加倍——所以 [TI AN-1149] 明确要求“把开关电流环路布置成同方向卷绕”。

电感的漏磁也是干扰源：TI AN-1149 §1（电感节）单独讲了一条——优先用低 EMI 的闭合磁芯（环形、封装 E 型磁芯），开磁芯（棒形/工字）漏磁大，必须离低压走线远一点；开磁芯若用，把磁极（pole）垂直于板面放更好；棒形磁芯（stick core）辐射最凶，尽量别用。这条与环路面积核算互补：环路面积管“走线辐射”，电感漏磁管“器件辐射”——两者都要用布局与选型一起压。

1.4 代入数值：布局好坏差多少

以 GaN 图腾柱快桥臂为例（GaN基础 §5.3 的推算链）：参考设计把快桥臂 GaN + 驱动器做成子卡、驱动回路拉长 3 cm，栅环路电感从良好的 3 nH 恶化到 15 nH。代入 $V_L = L\,\mathrm{d}i/\mathrm{d}t$：$15\ \mathrm{nH} \times 0.5\ \mathrm{A/ns} = 7.5\ \mathrm{V}$——已经超过 GaN 的 6 V 级栅压上限，开通瞬间栅极振铃过冲，几周后栅击穿（业界经验：GaN 板的可靠性一半长在布局上）。同一颗 IC、同一张原理图，两层板照抄参考设计 vs 精心布局，EMI 和可靠性是两个产品。

1.5 可照做清单

2. 功率环（大电流环）优先

2.1 原则

先把“热环”（开关动作时电流突变的那个环）压到物理上最小，再谈其他。 热环就是 §1.3 说的交流路径环——它的面积直接乘进寄生电感、尖峰和辐射 EMI。所有拓扑的布局投入，七成花在找这个环、缩这个环。

2.2 Buck 关键环原理（最直观的教材）

Buck 有两个开关状态，分别形成两个电流环：

状态1（高侧开通）：母线+ → 高侧管 → 电感 → 输出电容 → 母线-
                       └────── 这个环的电流从 0 突跳到 Io ──────┘
状态2（高侧关断）：电感 → 输出电容 → 低侧管(续流) → 电感
                       └── 电流从低侧管转移，di/dt 同样陡 ──┘

两者共用“电感—输出电容”这一段，这段必须短；高侧管到电感的开关节点走线是交流路径，必须最粗最短。“输入电容—开关管—电感—输出电容”四点围出的面积就是热环（TI AN-1149 的表述：电感、输出电容、输出二极管尽量互相靠近）。一个工程锚点：高侧开关节点那段铜，载流够就够，别为了“散热好看”多铺——多铺的面积全变成辐射天线（§6 展开）。

2.3 反激/正激的对应环

2.4 用库内 IC 应用电路画“应最小的那个环”：UC3842 反激实例

以 [UC3842/03] 的官方应用电路（TI SLUS223H 图 8-2，85~265 VAC → 12 V/4 A）为例，应最小的环是：

        ┌────────── 应最小的环（反激热环）──────────┐
  母线电解+ ── CIN(0.1µF 贴 IC) ──► 变压器初级 p1 ──► 初级 p2
     │                                              │
     └────── CIN− ── MOSFET 源极 ◄── MOSFET 漏极 ───┘
                            │
                          RCS（电流采样）→ IC 地

三件事：① CIN（母线旁路）紧贴 MOSFET 漏极与变压器初级 p1 形成的节点；② MOSFET 源极到 RCS 到 IC 地的功率返回路径短粗；③ RCS 是热环的一部分，也是 §4 的采样对象——所以它既要“在环内短粗”，又要“采样走线单点引出”（两件事不冲突，见 §4.2）。TI AN-1149 对这条环的量化要求：功率（大电流）走线至少 15 mil（0.381 mm）/A，且“电感、输出电容、输出二极管尽量彼此靠近”，既降 EMI 又降走线电阻与电感（重载纹波超标、RCS 尖峰变大的直接解药）。

2.5 可照做清单

3. 栅驱动环

3.1 原则

栅驱动环 = 驱动器输出 → 栅电阻 → 栅极 → 源极 → 驱动器回流，这个环的面积与电感以 nH 计。 功率环管“电压应力与 EMI”，栅驱动环管“管子能不能正确开关、会不会自爆”——对窄栅压窗口的 GaN/SiC 尤其生死攸关。

3.2 为什么栅环电感要以 nH 计（GaN/SiC 栅压窗口窄）

硅 MOSFET 的栅是“宽路”：阈值 2~4 V、耐压 ±20 V，栅环松一点都能跑。GaN 把这条路收窄成“独木桥”：推荐驱动电压 5~6 V 档、过冲余量以 1 V 计、阈值 1~2 V 档（GaN基础 §2.1，业界量级）。代入栅环电感核算：

$$V_{L,\mathrm{gate}} = L_{\mathrm{gate}} \cdot \frac{\mathrm{d}i_g}{\mathrm{d}t}$$

栅极电流在几十 ns 内从 0 冲到安培级，设 $L_{\mathrm{gate}} = 10\ \mathrm{nH}$（不加控制的布局轻松 20~30 nH，良好布局可压到 1~3 nH，业界量级）、$\mathrm{d}i_g/\mathrm{d}t = 0.5\ \mathrm{A/ns}$：$V_L = 10\ \mathrm{nH} \times 0.5\ \mathrm{A/ns} = 5\ \mathrm{V}$（GaN基础 §2.2 虎三）。对比 6 V 的栅压窗口——布局电感单独一项就占去全部余量，表现为栅极振铃、误导通甚至过冲击穿。这就是“栅环电感要以 nH 计”的依据：L·di/dt 对窄窗口的除法。SiC 同理但更宽裕：dV/dt 依次 Si 10~50 / SiC 40~90 / GaN 50~200 V/ns，栅环 nH 校核与布局守则按这条轴升级（SiC物理 §6 的量级表）。

另一条致命的耦合是米勒效应：开关节点高 dv/dt 经 Cgd 打回栅极，$\Delta V_{GS} = R_{\mathrm{loop}} \cdot C_{gd} \cdot \dfrac{\mathrm{d}v}{\mathrm{d}t}$。代入 $C_{gd} = 3\ \mathrm{pF}$（650 V/50 mΩ 级 GaN 高压偏置下量级）、$\mathrm{d}v/\mathrm{d}t = 100\ \mathrm{V/ns}$、环路电阻 10 Ω：ΔV_GS = 3 V——对 1.5 V 阈值是实实在在的误导通风险；环路电阻压到 2 Ω 则 ΔV_GS = 0.6 V，风险解除（GaN基础 §2.2 虎二）。注意这里压的是“环路电阻+电感”，第一步是布局，不是加大栅电阻（§3.4）。

3.3 开尔文源极（Kelvin Source）：把功率环从栅环里摘出去

普通三端 MOSFET 的源极电感同时串在栅回路与功率回路里，叫共源电感——功率电流的 di/dt 在它上面产生的压降直接叠加进栅驱动回路，引起误开通（Wolfspeed §1.1）。开尔文源极就是给栅驱动器一条独立的、不流过功率电流的源极参考，把两条回路解耦。三条铁律（Wolfspeed §1.1 + GaN基础 §2.3 + UCC28781/04 §3）：

  1. 开尔文引脚（KS）不得与其功率源极引脚在布线上相连——连了就把共源电感请回来了，而且 KS 键合线不是按承载大电流设计的（Wolfspeed 原话）；
  2. 四端封装的收益可量化：TO-247-4L 相对 TO-247-3L 总开关损耗 −35%（SiC物理 §7 引用 ROHM 口径）;
  3. 器件选择级结论：UCC28781/04 按器件类型给了 PGND 三种接法（Si 开尔文源极 / 逻辑 GaN 接 AGND 或检流电阻底 / GIT 独立源极）——接错 = 驱动环流污染模拟地（UCC28781/04 陷阱 3，电平移位器只耐 +5/−1 V）。

3.4 栅电阻放哪、为什么

栅电阻放在驱动器与管子栅极之间、贴管子栅脚，回流走独立的源极专线。两个理由：

注意 GaN 与 Si 的栅电阻哲学相反：GaN 的 Qg 小、Cgd 小，靠大电阻阻尼反而拖长米勒窗口、拉慢开通、耦合时间变长——误开通概率不降反升（GaN基础 §2.3 的“20 Ω 保险”误用例）。GaN 栅环电阻通常个位数到十几欧（业界经验）。栅下拉电阻 RGS：GaN 泄漏低，允许 50~100 kΩ（对比硅的 10 kΩ），防驱动开路时意外开通（CoolGaN §3）。

3.5 AN-978 的“50 nH → 25 V”数字

[AN-978] §6 的原话（本库全译引用）：“以 50 nH 杂散电感在 20 ns 内开关 10 A，就产生 25 V 尖峰——而一只小回形针的电感就有约 50 nH。” 这只回形针就是“你随手拉长的一条走线”。同节还强调：即使按图 11 的好布局，功率 MOSFET 栅脚与驱动器驱动脚之间实测压差仍超过 2 V——好布局只能压低、不能归零，栅回路必须按“这个压差永远存在”来设计（这就是为什么要有裕量、为什么 GaN 那 1 V 过冲余量如此金贵）。

3.6 高侧驱动：VS 负压瞬变与本地去耦（AN-978 §5）

半桥/全桥的高侧驱动器（自举方案）有一个专用布局章节——VS 脚的负压瞬变：开关事件后 VS 节点向地以下下摆（undershoot）。机理：交流路径寄生电感（LD2/LS2）的 di/dt 把 VS 脚与续流二极管的钳位作用隔开，AN-978 实测里续流二极管两端尖峰约 10 V，VS 脚上对应的负尖峰是 50 V。IR 的 HVIC 保证对相对 COM 至少 5 V 的 VS 下摆完全免疫，超过则高侧输出暂时锁存（AN-978 §5）。应对分两层：

  1. 缩交流路径：把高侧管源极与低侧管漏极紧贴安装（正是 §2 的热环）；电感压到极限后仍不够，才用栅电阻降开关速度（§3.4 的 27 Ω 膝点）。
  2. 本地去耦（AN-978 §5.3 原口径）：自举电容 CB 加大到 0.47 µF 以上且至少一只低 ESR；再从 VCC 接 COM 加一只低 ESR 电容，建议容量 ≥ CB 的 10 倍（同时支撑低侧输出缓冲与自举再充电）；去耦电容直接跨接在相应引脚上。DRV 回路的“灌电流 800 mA 瞬时值”（NCP1342/04 §3.5 的数字）就是这类去耦必须贴 IC 的原因——回环面积大 = 栅极振铃 + 地弹灌进 ZCD/CS。

3.7 降低栅环电感的进阶手段（Wolfspeed）

3.8 可照做清单

4. 采样环与 Kelvin 连接

4.1 原则

采样电路（电流检测、电压/反馈分压、ZCD/退磁检测）的信号电平从几百 mV 到几 V，而它们身边就是几百 V、几十 V/ns 的开关节点。采样的敌人不是精度，是寄生耦合。三条法则：采样线要短、要高阻节点远离 dv/dt 源、采样地的参考点要干净（单点）。

4.2 CS 电流采样：采样电阻的四线（开尔文）接法

呼应 20_基本元器件/07_电阻 两篇。电流检测电阻的阻值常到毫欧级，此时焊盘接触电阻 + PCB 走线电阻（合称 Rlead）比本体还大（Bourns 原话：Rlead + Rlead >> Rshunt），而且铜箔 TCR 高达 3900 ppm/℃、比合金本体（<50 ppm/℃）高近两个数量级——温度一变，整个电流通路的温度依赖性被铜箔劫持（Bourns §开尔文）。对策：

落到具体 IC：

4.3 VS/FB 分压采样点取在哪：输出电容的正极，不是负载端

反馈/输出电压采样点应取在输出电容的正极端（或电容与负载之间的近端），而不是负载端：分压走线是高阻节点，拉长到负载端等于把一根天线伸进整板最乱的地方，且分压网络的寄生电容改变补偿零极点。TI AN-1149 §2 的要求是“反馈走线尽量远离电感与噪声功率线、尽量直接、适当粗”；库内推演给出了量化后果：高阻节点 + 长走线 = 环路白算——走线 10 cm 的杂散约 10 pF，与 10 kΩ 形成约 1.6 MHz 极点尚可，但与 100 kΩ 级上拉就压到 16 kHz（UC3842/04 §3.3 本篇推导示例）。UC3842/04 还点名 COMP 是环路唯一的模拟“主动脉”：补偿网络贴 IC、COMP 走线不跨开关节点、隔离设计里光耦下方的初级地要干净。

4.4 光耦环路

隔离反馈（TL431 + 光耦）的环要在次级侧收紧：TL431/光耦 LED 侧靠近输出电容采样点，初级侧光耦晶体管到 IC 的 FB/COMP 走线短，光耦下方的初级地要干净（它同时是驱动返回的邻居，UC3842/04 §3.3）。NCP1342/04 §3.7：FB 是 20 kΩ 高阻节点且肩负档位判断，与漏极/同步整流驱动的耦合会造成假档位（伪跳谷），C_FB（10~100 nF）贴 FB 脚。UCC28781/04 §3.6：FB 环路面积最小化、光耦发射极回流与 FB 走线平行回 AGND。

4.5 过孔串扰

过孔是把噪声从一层带到另一层的捷径，也是不同层走线“平行耦合”的入口。三条守则（业界经验 + 库内 IC 篇共通做法）：

  1. 高阻采样线不共过孔、不与功率过孔为邻——功率过孔每 200 mA 一只（TI AN-1149），它们旁边是 di/dt 最陡的地方；
  2. 采样线换层处就近有过孔地（stiching via）包夹：NCP1399/04 §3.4 的地屏蔽做法——CS 走线若不可避免交叉功率区，用地线包夹（业界经验）；
  3. ZCD/退磁检测这类 60 mV 级信号（NCP1342/04：ZCD 触发阈值 60 mV、节点 270 kΩ 高阻）走线不与 DRV/漏极平行，必要时并 10~47 pF 滤振铃（业界经验，先确认不伤谷计时序）。

4.6 可照做清单

5. 地规划（单点 vs 星型 vs 平面）

5.1 原则

功率地回流绝不穿过信号地；信号地（模拟/采样地）是一个“安静岛”，只在一个点与功率地汇合。这条规则的全部物理根源只有要点：共阻抗耦合——功率返回电流（安培级、纳秒边沿）流过任何一段与信号共享的地线，就在那段地线的阻抗上产生 dI/dt 压降，把噪声串进信号（UC3842/04 陷阱 7 的机理）。UC3842 的 8 脚封装地线合一，它的布局规矩全是这条物理的推论。

5.2 三种地策略什么时候用

策略 怎么做 适用 出处/性质
单点接地（星型） 各功能地独立走线，只在一点汇合 小功率、单层/两层板、地线不可避免要分叉时 TI AN-1149 + UC3842/04
星型 + 独立回流 功率地、驱动回流、信号地在 IC 的 GND 脚（或 RCS 回流点）单点汇聚 大多数反激/准谐振/LLC 控制板 NCP1342/04、UCC28781/04
地平面 完整地平面做回流与屏蔽 多层板（≥4 层）功率级 TI AN-1149、UCC28781/04

TI AN-1149 §5 对两层板也给了“准平面”做法：两侧都铺地平面更佳——既减小地环误差，又吸收更多电感辐射出来的 EMI；反馈线放电感对面的那一侧、用地平面隔开（TI AN-1149 §2：反馈走线放 PCB 与电感相反的一面，中间夹地平面）。注意地平面是“吸收”电感漏磁不是消除——这是它和屏蔽罩的区别，也是为什么地平面要完整、不能在功率回流路径上被过孔/槽切开。

星型接点选哪：选在“功率级与信号级的分界点”，库内两个明确例子：UCC28781/04 §3.7 的四层板，所有信号地回 AGND，与功率地在 RCS 回流点单点汇聚（DS §10.1.8 原文口径）；NCP1680/04 §4.6 的 GND=PGND 单点短接（在 Rs 或芯片下方汇合，避免驱动回流穿过信号地）。UC3842/04 §3.1 的图示逻辑：CCT 地线、VREF 地、补偿网络地各自单独走线，汇聚到 IC 的 GND 脚，与功率地（RCS→MOSFET 源→CIN−→CVCC）也在该脚单点汇合——路径分开、只在引脚处相遇。

5.3 采样参考地：CS 采样以谁为地

电流采样的参考地必须是采样电阻的源极端，不是“板上任意 GND”。NCP1342/04 §3.1 的 R_CS 独立打地、GND 脚单点汇入功率地，就是保证“采样看到的电压不掺驱动返回电流”。UCC28781/04 更进一步：PGND 与 AGND 内部经电平移位器隔离（非短接，只耐 +5/−1 V），PGND 不是功率地——三种功率器件三种接法，接错 = 驱动环流污染模拟地（UCC28781/04 陷阱 3）。NCP1399/04 §3.3 的同构约束：GND 脚是“模拟地 + 低侧驱动回流”共用脚，低侧驱动大电流回流单独铺、单点接功率地，CS/FB/BO 分压器地端接安静点、不借驱动回流路径。

5.4 可照做清单

6. 开关节点与 EMI

6.1 原则

高 dv/dt 节点的铜面积是“散热 vs EMI”的平衡点：铜越大散热越好、但辐射天线越大。开关电源 EMI 的两条通路——差模（靠环路面积，§2 已压）与共模（靠 dv/dt 节点对地/对机壳的寄生电容），布局上各管各的。第一步永远是把开关节点铜箔压到“够载流”为限。

6.2 高 dv/dt 节点的铜面积最小化

UCC28781/04 §3.3 给了精确的“电容核算”：开关节点铜箔每多 10 pF，ZVS 环流配额（IM− ∝ √CSW）就多约 3%（本篇推算，UCC28781/04 引述）——省下的每一 pF 都是效率；Q_L/SR/变压器引脚就近紧凑。NCP1399/04 §3.1：HB 是 dV/dt 50 V/ns 的绝对额定节点，环路电感大 = 振铃高 = 打穿浮动域或干扰 dV/dt 传感器。NCP1680/04 §4.1：快桥臂换向回路（母线电容→快臂半桥→L）的走线短而宽，GaN 场合寄生电感预算 <10 nH 量级（业界经验）。

6.3 Y 电容与共模回流

共模电流的回路是“开关节点 dv/dt → 寄生电容 → 地/机壳 → Y 电容 → 回到输入”。Y 电容是这条回路的“导流环节”：Y 电容放错位置，共模电流改走别的寄生路径，滤波作用全部失效。Y 电容的容值上限受漏电流限制——漏电流正比于电网电压、频率与 Y 容值（ANP015 §8）：$I_\mathrm{leak} = 2\pi f V_\mathrm{grid} C_Y$（通用工程公式），带保护导体的常见应用限值取 3.5 mA（医疗类几 µA，ANP015 原口径）。230 V/50 Hz 时 3.5 mA 对应约 48 nF 的总 Y 容值上限（本篇推算），所以单级滤波器示例只用两只 4.7 nF、两级用 2.2 nF——Y 容值小，布局的低电感 PE 连接就更为关键。

ANP015 §10 的滤波布局四条（原手册口径）：

  1. PE 连接（Y2 电容参考地）尽可能低电感——只有如此 Y2 电容才高效（原文用钢制螺柱做低电感 PE 连接）；
  2. 共模电感下方不得铺铜——否则增大输入→输出寄生耦合电容、恶化高频插入损耗；
  3. 尽量不给元件焊盘引短桩线（stub），走线直接穿过焊盘，减小寄生连接电感；
  4. 滤波元件彼此及与干扰源保持精心选择的距离（H/E 场近场耦合会破坏滤波效果）。

6.4 屏蔽与缓冲（RC 吸收）放置

6.5 漏极/半桥节点的“安全距离”

开关节点对其他电路的“安全距离”分两类核算：

  1. 表面爬电：高压节点与低压域之间的表面距离，LLC 半桥的 NC 脚走廊 ≥4 mm、1206 电阻链分段（NCP1399/04 §3.5，§7 详述）；
  2. 空间/电场耦合：开关节点对采样走线的耦合是“距离 + 正交 + 地屏蔽”三道防线（§4.5）。一条测量守则：VSW/vDS 必须高压差分探头，普通单端探头地线夹在开关节点旁等于给采样加天线（UCC28781/04 §2.5）。

6.6 可照做清单

7. 安规与爬电

7.1 原则

安规布局只有一条硬规矩：初/次级之间是一条“不能有铜、不能有器件腿、爬电与电气间隙达标”的隔离带。隔离一旦被铜皮、器件引线、螺丝孔跨过，整机安规认证归零。呼应库内 02_薄膜安规TDK全译（X/Y 分类、爬电按工作电压/污染等级/材料/过压类别）与各 EVM 手册的隔离带做法。

7.2 爬电距离（creepage）与电气间隙（clearance）

7.3 Y 电容位置与光耦下开槽

7.4 危险电压标记与 X2 放电

7.5 可照做清单

8. 热设计联动

8.1 原则

PCB 本身是散热器。铜箔面积、过孔阵列、器件摆放顺序同时决定电性能与热性能——而且热与 EMI 常常相互矛盾（§6.2），布局要在两者间取平衡，优先级按“先电性能后散热、先寿命后效率”排。

8.2 大铜箔与过孔阵列散热

TI AN-1149 §6 的原话：贴片功率 IC 或外置功率管，直接用 PCB 铜皮做散热器——铜的面积把热从器件导走，常常省掉外接散热片。库内两个实证：

每 200 mA 一只标准过孔（TI AN-1149 §5）同时是电气（电流容量）与热（热通道）的要求——大电流过孔既怕压降更怕烧。散热过孔的量化直觉（本篇推算，量级）：常规 0.3 mm 镀通孔过孔的热阻约 100~200 ℃/W 每只、填充焊锡后更低，功率焊盘下 9~16 只过孔阵列能把热点到内层平面的热阻压到个位数 ℃/W——“过孔数量”和“孔径”一样是散热设计参数，不是随手打的。EVM 实证：UCC28781 EVM 的散热焊盘就是短走线接 AGND + 过孔阵列下内层（UCC28781/04 §3.7）。

8.3 电解电容远离热源（寿命！）

呼应 00_电解电容Nichicon全译：铝电解是开关电源的头号寿命瓶颈（母线电解干了、输出电解鼓包，整机到寿）。寿命模型的核心是指数项（Nichicon 式 2-19）：

$$L_n = L_o \times 2^{\frac{T_o - T_n}{10}} \times 2^{\,1-\frac{\Delta t_n}{K}}\,,\qquad \Delta t_n = t_0 \times \left(\frac{I_n}{I_m}\right)^2$$

三个记忆锚点（Nichicon 篇总结）：环境温度每降 10 ℃ 寿命翻倍（公共指数 2^((T_o−T_n)/10)）；纹波电流按平方进入温升（Δtn = t0×(In/Im)²，纹波降一半、温升降 3/4）；推算寿命 15 年封顶。

布局推论（业界经验，由上式直接导出）：电解电容与发热器件（MOSFET、变压器、整流管、钳位电阻）之间留空气距离与铜箔缓冲——把电解的环境温度 Tn 降 10 ℃ 就是把寿命翻一倍，这是“免费”的寿命余量；母线电解尤其要避开变压器正上方/正下方（变压器是板上的第一热源）。NCP1399/04 §3.6 的芯片级呼应：IC 别贴着变压器放（RθJA 130 ℃/W，自耗 0.35 W 温升约 45 ℃ 的推算）。

8.4 MOSFET 铜箔面积 vs 开关损耗

这个权衡是“电性能优先”的典型：MOSFET 的漏极/源极铜箔加大 → 散热好 → 导通损耗的温升下降；但漏极铜箔就是开关节点（§6.2），加大 → dv/dt 辐射与寄生电容上升 → EMI 差、振铃高。处理顺序（业界经验）：先用布局把开关环压到最小（§2），再在“不扩大开关节点环路面积”的前提下用铺铜/过孔阵列把热导走；开关节点该散的“多余热”，优先靠热过孔导到内层散热平面，而不是在同一层摊大面积（NCP1680 EVM 就是内层铜平面散热）。

8.5 可照做清单

9. 叠层与器件摆放顺序

9.1 原则

叠层决定“回流在哪层走、屏蔽谁挡谁”；摆放顺序决定“环能缩到多小”。两者一起做，功率板才不是“原理图落地”而是“按电流方向铺路”。

9.2 电源板典型叠层

9.3 按电流方向摆放器件

摆件的总规则要点：让大电流沿着一条直路从输入流到输出，输入输出分两侧，所有采样线逆着电流方向、贴着器件引出来。落点：

9.4 两层 vs 四层取舍

维度 两层板 四层板 出处/性质
成本 低 高约 20~30%（业界经验） 业界经验
地/回流 地平面不完整，靠单点接地守则 完整地平面，回流与屏蔽一体 TI AN-1149
开关节点 EMI 靠缩小环路承受 地平面屏蔽大部分辐射 TI AN-1149
GaN/SiC 高频 勉强（<3 nH 栅环很难） 推荐（相邻层磁通抵消才做得到） Wolfspeed §2.2
散热 靠表层摊铜 内层铜平面散热（300 W 无散热器实证） NCP1680 EVM

结论（业界经验）：<75 W 适配器/两层板仍可行，但要严格按 §2~§5 缩环与单点；一旦用 GaN/SiC 或功率上 100 W 级，直接上四层——四层板多花的钱在 EMI 认证与可靠性上成倍省回来。首次布局强烈建议整板复刻 EVM 布局再优化（NCP1568/04 §3.7 的原话）。

9.5 可照做清单

精炼速查

A. 布局十诫

  1. 功率环（热环）物理最小：输入电容—开关—电感—输出电容四点收紧（TI AN-1149）
  2. 功率走线 ≥15 mil/A，大电流跨层每 200 mA 一只过孔（TI AN-1149）
  3. 栅驱动环最小、源回流专线、优先开尔文源极（AN-978 + Wolfspeed）
  4. 栅电阻贴管子栅脚；GaN 勿用大栅电阻作保护手段（AN-978 + GaN基础）
  5. CS 采样开尔文：<25 mΩ 四端或 PCB 开尔文走线，R_CS 独立打地（Bourns + NCP1342/04）
  6. 电压/反馈采样取输出电容正极端，走线短、远离开关节点（TI AN-1149 + UC3842/04）
  7. 功率地/信号地单点汇合，汇合点定在 RCS 回流点或芯片 GND 脚，采样参考地干净（各 04 篇）
  8. 开关节点铜箔够载流即止；RC/RCD 吸收贴开关管；Y 电容 PE 低电感、共模电感下不铺铜（UCC28781/04 + ANP015）
  9. 初/次级隔离带无铜无腿无槽外器件，爬电/间隙查表，X2 放电双电阻双脚（Wolfspeed + UCC28781/04）
  10. 电解电容远离热源（温度每降 10 ℃ 寿命翻倍），开关节点散热用热过孔导内层（Nichicon）

B. 环路优先级表

优先级 环路 管什么 关键数字 出处
1 功率环（交流路径） 电压应力、EMI 1 nH × 1 A/ns = 1 V；50 nH × 10 A/20 ns = 25 V AN-978；本篇
2 栅驱动环 管子会不会误开/击穿 栅环 10 nH × 0.5 A/ns = 5 V vs 6 V 窗口 GaN基础
3 采样环（CS/ZCD/FB/BO） 限流/检测/环路可信度 ZCD 60 mV、CS 265 ns LEB、10 pF×100 kΩ→16 kHz NCP1342/04、UC3842/04
4 地系统 前三者的回流归宿 PGND 电平移位器 +5/−1 V UCC28781/04

C. 常见错误图鉴（对应各 04 篇的陷阱）

错误 现象 机理（§ 出处） 对策
功率环拉大（器件散开摆） 重载纹波超标、RCS 尖峰大 走线电感与辐射（§2，TI AN-1149） 缩环、走线 ≥15 mil/A
CS 走线与 DRV/漏极平行 每周期误限流 开通尖峰宽于 265 ns LEB（§4.2，NCP1342/04 陷阱） CS 正交走线、缩短
共享地线（地弹） 抖频、换件无效 共阻抗耦合（§5，UC3842/04 陷阱 7） 单点星型、CCT 独立地线
栅环拉长（3 cm） 栅振铃、几周后栅击穿 L·di/dt 顶穿 6 V 窗口（§3，GaN基础） 缩栅环、开尔文源极
RTZ/RDM/VS 脚下铺铜 ZVS 边缘抖动 寄生电容歪曲标定电阻读数（UCC28781/04 陷阱 1） 三脚下全层挖空
ZCD 网络靠近漏极/DRV 退磁超时打嗝（6 ms 节奏） 60 mV 阈值 + 270 kΩ 高阻拾扰（§4.5，NCP1342/04 陷阱 3） 三近一远、ROPPL 短接地
RCD 钳位环大/靠近 ZCD 谷底误判、EMI 高段超标 钳位振铃耦合（§6.4，NCP1342/04 §3.8） 钳位环单独收紧
共模电感下方铺铜 高频插入损耗恶化 输入输出寄生耦合电容（§6.3，ANP015 §10） 共模电感下不铺铜
电解电容贴变压器 整机寿命缩水 10 ℃ 翻倍寿命公式（§8.3，Nichicon 式 2-19） 电解远离热源
铜跨隔离带 安规失效、控制器损坏 隔离屏障被铜跨越（§7.3，Wolfspeed §2.1） 隔离带无铜、光耦下开槽
HV 网络串联电阻 >3 kΩ/对地 >22 pF 随机停机/掉线误判 整流包络被低通滤平（NCP1568/04 陷阱 1） HV 走线短、红线内取值
PGND 当功率地用（短接 AGND） 随机复位、CS 假阈值 电平移位器 +5/−1 V 顶爆（§5.3，UCC28781/04 陷阱 3） 按器件类型接 PGND

全篇布局铁律的总源头只有一条物理：共阻抗耦合 + L·di/dt + 环路面积 ∝ 寄生电感。把这一条想清楚，所有 IC 的布局章节都是它的展开。

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