NCP4307 — 03 典型应用与设计计算

依据 NCP4307/D 应用信息（§9）与图 1~5/69。示例工况为本库示例（65 W USB-PD 适配器），公式与判据出自 DS，代入数字后均已复算；标注“推断/业界经验”处需实测校核。

本篇总结

1. SR 驱动器的设计量其实很小——选管、定版本、接三根线、配一只电容；但每一步背后都有一条来自 DS 的硬约束，本篇把它们编成 6 个编号步骤，每步“式子 → 代入 → 结果 → 工程含义”。
2. 选管三项基本手段：电压定额看“输出 + 反射 + 尖峰”，R_DS_ON 看 RMS 电流与导通损耗，封装电感看“提前关断量”——第三条最容易被漏（1.5 nH × 3.2 A/µs ≈ 5 mV，对应约 1 A 的提前关断）。
3. 版本选择不是挑参数而是挑判据组合：FA/FB 常规反激（差异在自供电激活点）、AA 给 ACF（+dV/dt）、WA 给正激正激位（触发封锁 + 负逻辑）。
4. t_OFF_MIN 必须“长于振铃、短于最短周期间隔”——5 V 高线档两端难以兼顾时，靠 FA 版内建 −dV/dt 解套，这是版本核算的核心检查项。
5. 供电架构三选一：输出直连（低侧常规）、双 V_CC（宽输出）、CS 自供电（高侧）；V_CCL 电容 DS 推荐 1 µF，自供电场合要加大（DS 未给值，业界经验 4.7~10 µF，推断）。
6. TRIG/DIS 不用也要按逻辑接死（正逻辑接 GND / 负逻辑接 V_CCL）；用作 +dV/dt 时 RC 网络按“斜率门槛 2 倍裕量、振铃斜率 3 倍以下”设计（推断方法，示例值需实测校核）。

1. Design Requirements（设计要求表）

本篇示例：65 W USB-PD 快充适配器，QR/DCM 反激，次级低侧 SR。

2. 设计步骤

步骤 1：SR MOSFET 电压定额

式子（DS 图 1 拓扑的次级电压应力，业界标准式）：

$$V_{DS,PK} = V_{OUT,max} + \frac{V_{IN,PK}}{n} + \Delta V_{spike}$$

代入：V_OUT,max = 20 V，V_IN,PK = 373 V，n = 5 → 反射分量 373/5 = 74.6 V；漏感尖峰按反射分量的 30% 计（业界经验值，DS 未规定）：ΔV_spike ≈ 22.4 V。

结果：V_DS,PK ≈ 20 + 74.6 + 22.4 ≈ 117 V → 选 150 V 定额（余量 1.28×；若尖峰实测更大再上 200 V）。

工程含义：150 V 是 65 W 适配器 SR 的最优档位——耐压再低裕量不够，再高 R_DS_ON 与价格都劣化。注意 DS 图 60 的示例（65 kHz 反激）用同量级电流（15 A）与 100 V 级管，对应的是 19 V 以下输出场合；20 V 档 + 高线必须按 150 V 核。

步骤 2：SR MOSFET 电流与 R_DS_ON

次级峰值电流（DCM 三角波）：

$$I_{sec,PK} = \frac{2 \cdot I_{OUT} \cdot T}{t_{demag}} = \frac{2 \times 3.25\,\text{A} \times 10\,\text{µs}}{4.5\,\text{µs}} \approx 14.4\,\text{A}$$

自检：导通期平均值 = I_PK × t_demag/(2T) = 14.4 × 0.225 = 3.24 A ≈ I_OUT ✓。

RMS 电流（三角波）：

$$I_{sec,RMS} = I_{PK}\sqrt{\frac{t_{demag}}{3T}} = 14.4 \times \sqrt{\frac{4.5}{30}} = 14.4 \times 0.387 \approx 5.6\,\text{A}$$

R_DS_ON 双判据：

• 导通损耗预算：P_cond = I_RMS² × R_DS_ON ≤ 0.3 W（适配器分配给 SR 管导通的典型预算，业界经验）→ R_DS_ON ≤ 0.3/31.4 ≈ 9.5 mΩ；
• 开通判据覆盖：体二极管导通瞬间管压降必须明显越过 V_CS_ON 上限（−40 mV）：I_PK × R_DS_ON = 14.4 × 0.005 = 72 mV > 40 mV ✓（5 mΩ 时余量 1.8×；若用 10 mΩ 则 144 mV，更宽）。

结果：150 V / 4~6 mΩ 档（P_cond ≈ 5.6² × 0.005 ≈ 0.16 W）。对照 DS 图 60 示例管（4 mΩ）同档。

封装电感核算（第三判据，最易漏）：导通末段 dI/dt = I_PK/t_demag = 14.4/4.5 µs = 3.2 A/µs；电感项压降 V_L = (L_D+L_S) × dI/dt = 1.5 nH × 3.2 A/µs ≈ 4.8 mV（典型贴片 TO-252/DFN 封装量级，具体查管子手册）。提前关断电流 = V_L/R_DS_ON = 4.8 mV / 5 mΩ ≈ 1.0 A——电流降到 1 A 附近 CS 压降就被电感项顶回 0 mV，最后 1 A（约 0.3 µs）倒给体二极管，多耗 ≈ 0.7 V × 0.5 A(均) × 0.3 µs × 100 kHz ≈ 11 mW。含义：同档位下选 L_D+L_S 更小的封装（DFN/PQFN 优于 TO-220 引脚型），这笔暗损耗随之缩小。

步骤 3：栅驱动与驱动损耗

式子：P_drv = Q_g × V_DRV × f_SW；等效负载 C_eq = Q_g/V_DRV。

代入：150 V/5 mΩ 级典型 Q_g ≈ 30 nC（待核实：以所选管子手册为准），V_DRV = 10 V（钳位，DS §8.2），f_SW = 100 kHz：

P_drv = 30 nC × 10 V × 100 kHz = 30 mW（分布在 IC 内约一半、栅电阻约一半，业界经验约各占一半）；C_eq = 3 nF。

供电预算核对：查 DS 动态电流表（10 V 档）：C_DRV = 1 nF → 1.8 mA typ；10 nF → 12 mA typ；3 nF 内插 ≈ 4~5 mA，加静态 0.5 mA → V_CCL 预算 ≈ 5 mA。V_CCH（30 mA typ）或 CS 自供电（平均 34 mA 可用，见步骤 5）均覆盖 ✓。

工程含义：NCP4307 的 10 V 钳位意味着标准级管（V_GS ±20 V）可直接驱动，不必为 5 V 档版本换逻辑管；反之若追求低驱动损耗（轻载效率），可选 5 V 档版本 + 逻辑电平管，驱动功耗直接减半。

步骤 4：版本选择（FA / FB / AA / WA）

OPN 决策表（DS §10 全表）：

按拓扑选：

• DCM/CCM/QR 反激（本例）→ FA。FB 与 FA 判据档位完全相同，唯一差别是自供电激活点 4.7 V vs 8.9 V（推断解释：FB 面向输出电压较高、V_CCL 直连电压长期充足的系统——电流源只在 V_CCL 掉到 8.9 V 以下才补电；FA 面向低输出/自供电场景）；
• ACF → AA：+dV/dt 前沿调制判据（02 篇 §8），t_ON_MIN 1400 ns + t_CS_OFF_BLK 155 ns 为 ACF 振铃环境调档；
• 正激正激位 → WA：500 ns 短 t_ON + 1 µs 短 t_OFF（正激每开关周期都换向，不需要反激式的长消隐）+ 负逻辑触发封锁。

本例的 t_OFF_MIN 双向核算（决定要不要 −dV/dt 的检查项）：

• 下限：退磁后振铃周期与衰减。次级漏感 50 nH、C_oss 470 pF（示例值，待核实）→ f_ring = 1/(2π√(50 n × 470 p)) ≈ 1.0 MHz，衰减 3~5 周期 → 需要消隐 ≈ 3~5 µs。FA 的 4.00 µs 落在区间内 ✓；
• 上限：最短“关断到下次应开通”间隔。5 V 档高线（V_IN = 373 V）：伏秒平衡 t_pri = t_demag × n·V_OUT/V_IN；取 t_pri ≈ 0.3 µs → t_demag = 0.3 × 373/25 ≈ 4.5 µs；若轻载频升到 150 kHz（T = 6.7 µs），间隔 = 6.7 − 0.3 − 4.5 ≈ 1.9 µs < 4.0 µs ✗——单靠 t_OFF_MIN 会漏掉下一周期。
• 结论：5~20 V 宽输出 + 高频化 ⇒ 必须依赖 FA 内建的 −dV/dt 检测（24 ns 档，斜率门槛 ≈2.5 V/24 ns ≈ 104 V/µs，推断换算），初级关断沿一到就终结等待。若设计锁定 20 V 单档、频率 ≤100 kHz，间隔核算通过，−dV/dt 只是保险不是刚需。

步骤 5：供电架构（三选一）

本例选择：低侧 + 宽输出 → 方案 A 起步，若 5 V 档实测 UVLO 边缘抖动则升 B。V_CCL 电容：DS 推荐 1 µF（直连方案）；若走方案 C，DS 明确要求加大（业界经验 4.7~10 µF，推断）。

QR 变频的额外注意：QR 反激在高压轻载点频率最高、初级导通最短——步骤 4 的“上限核算”必须扫整个输出档位 × 输入电压二维矩阵，取最差点（本例最差点就是 5 V 档 + 264 Vac + 轻载临界），而不是只核 20 V 满载。

自供电能量核算（方案 C 时用）：I_CS_SS ≈ 105 mA 只在漏极高压期流入。本例初级导通期漏极平台 ≈ 95 V、t_pri ≈ 1.2 µs（20 V 档高线）：平均可用 ≈ 105 mA × 1.2 µs × 100 kHz ≈ 12.6 mA > 需求 5 mA ✓，但断续深度大 → 电容取大并实测纹波。

步骤 6：TRIG/DIS 配置与 +dV/dt RC 网络

6a. 本例（FA，QR 反激）：满载 DCM/QR 无深 CCM → 触发非刚需；若轻载频升后出现 CCM 区（核算 CCM 边界：t_demag = T 时进入临界），建议经辅助绕组整流或信号变压器接入初级驱动信号（DS 图 71/73），并核对 DS 图 72 的“使能/禁止对比法”波形相似性。不用触发时：正逻辑版本 TRIG/DIS 接 GND（DS 原文）。

6b. AA 版的 +dV/dt RC 网络（DS 图 69：C6 串联 R3 接 TRIG/DIS、R4 下拉、D5 钳位；DS 未给公式，以下为推断方法 + 本库示例值，须实测校核）：

约束（DS 事实）：触发阈值 V_TRIG_DVDT 1.70/1.95/2.20 V；脚内下拉电流 5~14 µA；过渡时间 ≤10 µs；可处理最小脉宽 ≤10 ns。

设计模型：漏极斜率 S（V/µs）经 C6 微分，注入电流 i = C6 × S 流入 R4 → V_TRIG ≈ C6 × S × R4（成立条件：边沿时长 << R4 × C6 的倒数——本例满足）。斜率门槛：

$$S_{trip} = \frac{V_{TRIG\_DVDT,max}}{R_4 \cdot C_6}$$

代入：要“初级管开通沿（漏极从 −0.5 V 砸向 ≈95 V 平台，300 ns 内 → S ≈ 315 V/µs）必触发，退磁振铃（衰减到 2 V 邻域时本地斜率 ≈30 V/µs，示例估计）不触发”：取 R4 = 220 Ω、C6 = 100 pF → S_trip = 2.20/(220 Ω × 100 pF) = 100 V/µs——真实沿 3.1× 裕量 ✓，振铃 3× 以下 ✓。 复核：静态偏移 = 14 µA × 220 Ω ≈ 3 mV（远低于 1.7 V）✓；过渡时间 τ = R4 × C6 = 22 ns << 10 µs ✓；负摆幅由 D5（如 BAT54）钳位、R3 = 100 Ω 限流（峰值 C6 × S ≈ 31 mA）✓。

工程含义：R4 × C6 就是这只“斜率表”的刻度——乘积定门槛，比例定阻抗。改变门槛不必换电容：C6 定 100 pF，R4 按需取 100~470 Ω 档内调。

步骤 7：损耗预算汇总（SR 到底省了多少）

把 20 V/3.25 A 满载点的核算做完（SR 管侧，对照肖特基/快恢复二极管整流）：

效率核算：节省 ΔP ≈ 2.3 − 0.22 ≈ 2.1 W，对 65 W 输出、73.9 W 输入的系统，Δη ≈ 2.1/73.9 ≈ 2.8 个百分点——这就是“从二极管升级到 SR”的直接回报，也是 0 mV 关断与 7 A 灌电流在数值上的直接收益（若按竞品 −10 mV 关断、1 mΩ 管提前把 10 A 转移给体二极管，这项核算结果还要更差，见 02 篇 §4.1）。

工程含义：0.22 W 的 SR 损耗里驱动占 14%——轻载效率敏感的方案可考虑 5 V 档驱动版本（驱动损耗减半至 15 mW）换逻辑管；而导通损耗只占 72%，选管重心放在 R_DS_ON 与封装电感，不在驱动。效率敏感度再往上一档的方案，应把重心移到关断时序（TRIG 触发）与管子封装电感上，见 04 篇陷阱 8/陷阱 2。

步骤 8：特殊配置速查（高侧 / 正激）

正激位的判据缺口（为什么必须用 WA）：正激位 SR 的导通期由初级决定、与“自己的 CS 电压”解耦——变压器早退磁时 CS 判据会被重构期噪声欺骗（DS 图 76）。WA 的触发封锁把“续流管还在导通”这一外部事实直接变成封锁信号，绕开了判据自身的盲区（机理详见 02 篇 §9）。

3. 关键元件选型表（本例汇总）

选型表的使用方式：前四行（管子、电容、版本、布局）决定“能不能正常工作”，中间三行（TRIG、+dV/dt、栅阻）决定“边界工况稳不稳”，最后一行（布局）决定“量产一致性”——打样评审时按此顺序过表，一票否决项是 CS/GND 的连接方式。

4. 设计复核清单

• [ ] V_DS,PK（含实测尖峰）≤ 80% × 管子定额；
• [ ] I_PK × R_DS_ON ≥ 1.5 × |V_CS_ON,max| = 60 mV（开通判据覆盖）；
• [ ] (L_D+L_S) × dI/dt / R_DS_ON 核出的提前关断电流 < 10% I_PK；
• [ ] t_OFF_MIN ∈ (振铃衰减期， 最短周期间隔)——两端都不满足时由 −dV/dt 后备保护并留 2× 斜率裕量；
• [ ] 驱动电流预算 ≤ 供电能力（V_CCH 30 mA typ / 自供电核算）；
• [ ] 5 V 档 V_CCL − 0.3 V ≥ 4.4 V（UVLO max 4.2 V + 0.2 V 余量）；
• [ ] TRIG/DIS 电平与逻辑版本匹配，不用时接死；
• [ ] CCM 波形“使能/禁止对比”测试通过（DS 图 72 方法）；
• [ ] 高侧配置：自供电 V_CCL 纹波（重载/轻载两象限）不触 UVLO（陷阱 6，见 04 篇）；
• [ ] 损耗预算复核：SR 合计 ≈0.22 W 时 TSOP-6 温升 ≤25 °C（0.22 W × 250 °C/W 中片内份额，业界经验估）；
• [ ] 版本标记核对：到货器件顶部丝印（7FA/7F2/7AA/7WA）与 BOM 一致——四版引脚兼容但判据组合不可互换。

精炼要点

上一级：NCP4307