EPC 白皮书 WP012《Dead-Time Optimization for Maximum Efficiency》全文精译 — eGaN 死区优化的厂商定量版

原文：Efficient Power Conversion Corporation（EPC）白皮书 WP012，《Dead-Time Optimization for Maximum Efficiency》，作者 Johan Strydom, Ph.D.（V.P., Applications）与 David Reusch, Ph.D.（Director, Applications），© 2020 EPC，共 6 页。原文 PDF：90_资料源/GaN_EPC_DeadTimeOptimization.pdf（文本底稿同名 .txt）。 本篇为全文忠实精译：题头摘要与“死区相关损耗”“有效死区”“栅时序对死区损耗的影响”（第 1~2 页，含表 1 四条死区损耗公式全录）、“eGaN® FET 与 MOSFET 对比”60 V/12 V 两组算例（第 3 页）、外接肖特基二极管与图 6/图 7（第 4 页）、实验验证与图 8（第 5 页）、总结五条与参考文献 [1]~[14]（第 5~6 页）。重要：表 1 公式与图 2/3/8 的图内标注为矢量排版/图形文字，pdftotext 提取不到或不全，译稿已对照原 PDF 版面逐式重建；图内只转写可辨认的标注与读数范围，不替原图补精确值。

本篇与库内文档的关系

本篇是 GaN 功率器件层里 GaN 与隔离驱动基础教程 §3.2“死区的账——GaN 没有体二极管怎么续流”的厂商定量版：教程按 V_SD≈2 V（假设量级）算出 P_dt=2·t_dt·V_SD·I·f_sw，本篇给出原厂口径的全套数字——eGaN 反向导通压降比同档 Si MOSFET 高 1.5 V（25 ℃）到近 2 V（125 ℃）（图 1）、60 V 与 12 V 两个电压档的逐负载死区损耗曲线（图 4/5）、最优死区整定值（20±7 ns 对 44±16 ns 等）、以及“外接肖特基”这条 eGaN 专属补救路线的定量收益（图 7/8）。教程 §7 八宗罪第 5 条“死区内嘶嘶发热”的对策格，本篇就是它的展开。驱动侧姊妹篇 00_CoolGaN栅驱动设计指南全译.md 与 01_600V驱动速查全译.md 讲“怎么给 GIT 灌持流”，本篇讲“功率级第三象限这几十纳秒怎么计费”——同一只管子的两份核算。

译注约定（先读）

1. 有效死区（effective dead-time） ≠ 控制器死区：原文全程用“有效死区”（栅压过阈值的口径）做分析，术语首现已全译，正文不再混用。术语首现：自换流（self-commutation，死区内靠电感能量把开关节点电压自行摆完的换流方式）、反向恢复电荷（QRR, Reverse Recovery Charge）、输出电容储能损耗（E_OSS）、零电流开关（ZCS, Zero-Current Switching）、LGA（Land Grid Array，栅格阵列封装）。
2. 图全部为矢量插图，逐图标“见原 PDF 图 N（第 X 页）”并附图内可读信息；本次已将图 1~8 全部按原 PDF 页面 150 dpi 截取（含完整图题）并嵌入下文对应位置（img/gan_epc_fig1~8_*.png，共 8 张）；原文第 4 页开头一段无小节标题（续接第 3 页对比），译稿所加小节名为引导性标题。原文 12 V 对比的差异清单只编号 2)、4)（沿用 60 V 清单编号），非漏译，见对比节的译注；参考文献 [14] 在原 PDF 中即存在文献粘连的排版问题，照录并加译注（文末附注 4）。

死区相关损耗（Dead-Time Related Losses，原 PDF 第 1 页）

题头摘要：本文继续 EPC 优化问题系列探索 [1]，考察死区对 eGaN® FET 与 MOSFET 系统效率的影响。

此前发表的文章 [2, 3] 已证明 eGaN FET 与硅器件行为相似、可用同一套性能指标评估。虽然 eGaN FET 在大多数指标上显著更优，但 eGaN FET 的“体二极管”正向压降高于同类 MOSFET，在死区期间可成为一项可观的损耗分量。体二极管正向导通损耗并不构成全部死区相关损耗——二极管反向恢复损耗与输出电容损耗同样重要。本文讨论死区管理的重要性，以及把所有死区损耗最小化的要求。

先看图 1 给出的 MOSFET 与 eGaN FET 反向转移特性：25 ℃ 下 eGaN FET“体二极管”正向压降比 Si MOSFET 高 1.5 V；温度升高后该压降差增大到近 2 V。图上没画出来的是：eGaN FET 的“二极管”只是沟道的反向导通、属多数载流子工作，因此 eGaN FET 没有二极管反向恢复电荷。体二极管正向导通与反向恢复损耗也不是死区相关损耗的全部——还有输出电容损耗，以及自换流时间长于所给死区时的附加开关损耗（后文详述）。

见原 PDF 图 1（第 1 页）：等效 100 V 器件的反向转移特性 I_SD–V_SD 曲线族，横轴 0~4.5 V、纵轴 0~100 A；四条曲线为 MOSFET 25 ℃/125 ℃ 与 eGaN FET 25 ℃/125 ℃；图内标注“+Q_RR”（MOSFET 侧）与“+Zero Q_RR”（eGaN 侧）。MOSFET 曲线在约 1 V 量级即爬升，eGaN 曲线起坡点与整体压降明显更高（“25 ℃ 差 1.5 V、125 ℃ 差近 2 V”为正文原话）。

有效死区（Effective Dead-Time，原 PDF 第 1 页）

本文分析采用有效死区，它不同于控制器栅信号之间生成的死区：有效死区定义为从一只器件栅压降到其关断阈值（V_TH）起，到另一只正在开通的器件栅压升到其阈值为止的时间。对恒定的控制器死区，有效死区受器件阈值电压离散、栅电阻与栅电容的影响；最终的有效死区还取决于器件工作电压与栅驱动电路的脉宽变化。

栅时序对死区损耗的影响（Effect of Gate Timing on Dead-Time Losses，原 PDF 第 1~2 页）

死区期内体二极管可能导通的情形只有有限的几种；为确定栅时序对体二极管损耗的影响，须把所有器件状态都考虑到。简言之，器件的开通侧与关断侧都可能出现体二极管导通。

关断侧二极管导通（负电流情形）：须有从源流向漏的负电流（正电流定义为漏流向源），例如 buck 变换器里同步整流管的关断。对负电流，下一只器件的开通必为硬开关、并要求正在导通的二极管做反向恢复。有证据 [4, 5] 表明，限制体二极管的换流时间可降低 MOSFET 的反向恢复损耗，但这很大程度取决于 MOSFET 二极管的正向恢复特性——该特性并无公开数据。多数情况下电流会完全换流到体二极管、最终仍要反向恢复；继续加大死区只会增加损耗。

开通侧二极管导通（正电流情形）：正在开通器件上的漏极电压必须由流入漏极端子的正电流从外部换流，例如 buck 里同步整流管开通之前的死区区间。对正电流，分析更复杂：关断器件上的漏压开始上升、且随负载电流而不同。若电感能量足够把电压完全换流，可实现无损的零电压开关（ZVS）开通；死区再加大只会徒增二极管导通损耗；死区比 ZVS 所需更短，则会在降低了的电压下硬开关、同样增加损耗。因此对正电流，存在随负载电流变化的最优有效死区。

见原 PDF 图 2（第 2 页）：给定死区下、不同负载电流的理想化漏源电压换流波形全谱——左半“器件关断”侧标注：负电流引起二极管导通 / 零电流 / 电流渐增 / 正电流引起自换流，并以母线电压与 GND 两条水平基准、红→蓝色条（高损耗→无损耗）着色；右半“器件开通”侧标注：关断器件有二极管反向恢复、开通器件硬开关 / 部分 ZVS 开通（无反向恢复，但死区相关的硬开关损耗）/ 最优死区=无损换流 / ZVS 开通且二极管导通时间随电流增大；横跨区间标“有效死区”。

见原 PDF 图 3（第 2 页）：理想化的“每周期死区损耗 vs 有效死区”曲线族（不同负载电流，红到蓝=高损耗到零损耗；纵轴“Energy loss due to dead-time (μJ)”、横轴“Effective Dead-time (ns)”）。图内标注：左端红色竖带“直通（Shoot-through）”、黑线族“附加开关损耗/硬开关/二极管导通损耗渐增”、绿线族“部分 ZVS/降压开关”、“零电流”情形标出 E_QRR 与 E_OSS 两个能量台阶、蓝线族“ZVS”直至“Lossless”；竖直虚线为图 2 所用的死区取值，每条换流波形在其上对应一个彩色圆点（一个能量损耗数值）。

分析中忽略开通与关断本身的开关损耗（它们不随死区变化），计入的损耗为：体二极管导通、输出电容（E_OSS）与二极管反向恢复（E_QRR）；另展示了零电流关断的特殊情形——此时零电流开关（ZCS）开通只承担 E_OSS 损耗。图 2 的波形范围刻意取得穷尽，远大于多数具体应用所需；由于本文要在宽电压、宽应用范围内对比 eGaN FET 与硅 MOSFET，图 2 的全负载电流范围都纳入考虑，再针对具体应用的死区区间选取子集、确定其优化条件。

产生实际数字时，假设半桥（图腾柱）两管、降压硬开关开通，输出电容、体二极管与反向恢复损耗按 [1] 表 1 的公式、以各自器件 datasheet 参数计算；这些公式在表 1 中重录并改写，以适配降压开关与“每死区区间能量损耗”的计算。其他配置（如中心抽头）可类似分析。

表 1：每死区间隔的有效死区能量损耗计算公式（原 PDF 第 2 页，全录）

符号释义（译注）：V_SW=开通瞬间的开关节点电压（部分 ZVS 时低于母线电压——“降压换流”即体现在用 V_SW 替代 V_BUS）；I_L=电感（负载）电流；R_G=栅驱动回路电阻；Q_GD(V_SW)=V_SW 下的栅漏（米勒段）电荷；Q_GS2=阈值到米勒平台段的栅源电荷；V_DR=栅驱动电压；V_PL=米勒平台电压；Q_RR=反向恢复电荷；V_BUS=母线电压；Q_OSS(V_SW)=充到 V_SW 的输出电荷；V_F=体二极管（反向导通）正向压降；Δt=死区间隔。原表未随文定义符号，以上按 [1] 与器件 datasheet 惯例释义，「待核实」以 [1] 原文为准。

代入数字感受体二极管导通项（译者复算，假设值）：I_L=10 A、V_F=2.5 V（eGaN 大电流档量级，据图 1 压降差推断）、Δt=5 ns：E=10×2.5×5 ns=125 nJ；同工况 Si 管 V_F≈1.0 V 则为 50 nJ——比值 2.5，恰与 60 V 对比差异 3）“eGaN 体二极管导通损耗增速约 2.5 倍”自洽。

eGaN® FET 与 MOSFET 对比（原 PDF 第 3 页）

60 V 母线半桥：100 V eGaN FET EPC2001 [6] 对比 R_DS(on) 相近的业界先进 80 V MOSFET BSC057N08NS3 [7]，结果见图 4；曲线按 -20 A 到 +20 A、4 A 步进绘制。对比清晰显示如下差异：

1. 自换流时间（把绿色曲线拉到零所需的时间）eGaN FET 约为 MOSFET 的一半——源于更低的输出电容；
2. 硬换流储能损耗与二极管反向恢复损耗，eGaN FET 约为 MOSFET 的三分之一（36%）——源于没有反向恢复且输出电容更低；
3. 体二极管导通损耗随时间的增速，eGaN FET 约快 2.5 倍——源于更高的二极管导通电压（注意图 4 两图时间轴量程不同）；
4. 最优死区范围随负载电流变化，eGaN FET 该范围约为 MOSFET 的 50%：4 A→20 A 的动态最优范围 eGaN 为 5 ns~20 ns、MOSFET 为 9 ns~36 ns。对全负载共用单一死区的实用设计，取值可分别为 20 ns ± 7 ns 与 44 ns ± 16 ns，两者得到相近的每周期亚 1 μJ 死区损耗（图 4 橙色高亮区）。更低的死区损耗可行，但需更紧的公差和/或动态死区优化。

见原 PDF 图 4（第 3 页）：左=100 V EPC2001 eGaN FET（横轴 0~40 ns），右=80 V BSC057N08NS3 MOSFET（横轴 0~100 ns）；纵轴均为每事件能量损耗 0~15 μJ；曲线族 -20 A~+20 A、4 A 步进，图内标 -20 A、0 A（水平红线）、±4 A（绿色）、20 A 等代表曲线；橙色块=单一死区实用窗口（亚 1 μJ）。绿色曲线族即正电流自换流曲线，落到零=换流完成。

12 V buck：40 V eGaN FET EPC2015 [8] 对比 R_DS(on) 相近的业界先进 30 V MOSFET BSC034N03LS [9]，死区损耗见图 5；曲线仍按 -20 A~+20 A、4 A 步进。对比与 60 V 情形相似，差异如下（原文编号即只有 2)、4) 两项——沿用 60 V 清单编号，差异 1) 自换流时间与 3) 导通斜率未在 12 V 节重述，非漏译）：

2. 硬换流储能损耗与二极管反向恢复损耗，eGaN FET 相对 MOSFET 升高到约一半（45%）；
3. 最优死区范围仍约为 MOSFET 的 50%，但两者都小得多：4 A→20 A 动态最优范围 eGaN 仅 3 ns~6 ns、MOSFET 为 7 ns~13 ns。恒定死区设计下，两个死区范围（图 5 橙色区）都不足 6 ns 宽——以所需精度产生这样的死区可能有困难。更低的死区损耗可行，但需更紧的公差和/或动态死区优化。

见原 PDF 图 5（第 3 页）：左=40 V EPC2015 eGaN FET（横轴 0~10 ns），右=30 V BSC034N03LS MOSFET（横轴 0~24 ns）；纵轴均为每事件能量损耗 0~1.0 μJ；曲线族与标注方式同图 4，橙色块=恒定死区可用窗口（<6 ns 宽）。

两档数字对照（译者汇总表，数字全部照录上文）：

外接肖特基二极管：硅管走不通，eGaN 三条件成立（原 PDF 第 4 页）

鉴于当前多数“MOSFET 驱动器 + MOSFET”组合尚不具备做到如此紧公差的能力，一个常见的替代方案是并联肖特基二极管，在更现实的死区范围内把死区损耗降到最低。对硅器件，这只有在肖特基单片集成进 MOSFET 时才有效：体二极管与肖特基二极管之间压降差小，加上两者之间的大环路电感，意味着换流时间长得不实用 [10]；而且部分换流到肖特基，意味着 MOSFET 体二极管关断时仍要恢复、附加恢复损耗全额承担；拉长二极管导通时间以完成完全换流，则换来额外的二极管导通损耗。两条路都不通——只有单片集成的肖特基二极管才能实际降低硅管的死区损耗。

对 eGaN FET，情况截然不同：

• 其一，没有体二极管反向恢复——即使电流只是部分地从“体二极管”换流到肖特基二极管，也仍能降低总死区损耗；
• 其二，高得多的体二极管正向压降在这里反而有利于外加肖特基——两只二极管之间更大的压差提高了电流换流速度 [11]；
• 其三，eGaN FET 的 LGA 封装寄生电感低，显著减小换流环路电感，使外接肖特基成为可能。须注意同时压低肖特基的封装电感与 PCB 环路，否则前功尽弃——最好把肖特基与 eGaN FET 并排放在板的同一面，并选低电感封装的肖特基 [12, 13]；带外露 tab 的增强热封装型号更好，因为它们省掉一条或两条焊线。建议布局见图 6。

见原 PDF 图 6（第 4 页）：PCB 布局照片——eGaN FET 与肖特基二极管并排近距放置，标注“Low package impedance”（低封装阻抗），橙色箭头标出换流环路；图下文字：把二极管与 eGaN FET 并排以最小化电感。

沿用此前的损耗计算流程，在 12 V 应用中给 eGaN FET 加 3 A 肖特基二极管的影响见图 7（右），对照无肖特基的标准 eGaN FET（左），可得：

1. 加肖特基会增大输出电容损耗、并使自换流时间略增——选对肖特基尺寸很重要，以平衡电容损耗的增加与二极管导通损耗的降低；
2. 3 A 肖特基使二极管导通损耗降到约 40%，降幅与正向导通压降的降低直接相关；按选定负载范围优化肖特基尺寸还可进一步改善；
3. 实用死区范围（<0.2 μJ 损耗）增大约 4 倍，且几乎两倍于图 5 中无集成肖特基的等效 MOSFET。

见原 PDF 图 7（第 4 页）：左=40 V EPC2015 eGaN FET（无肖特基，横轴 0~10 ns），右=40 V EPC2015 eGaN FET + 3 A 肖特基（横轴 0~24 ns）；纵轴均为每事件能量损耗 0~1.0 μJ；右图标注“Additional diode capacitance losses”（附加二极管电容损耗）与“Small increase in self commutation time”（自换流时间略增）；曲线族 -20 A~+20 A、4 A 步进，橙色块=实用窗口。

实验验证（Experimental Verification，原 PDF 第 5 页）

为验证外接肖特基是否真如预测可用，搭建了两块等效的 buck 变换器板：一块用 40 V eGaN FET、一块用等效的 40 V 硅 MOSFET；两板均在 1 MHz、12 V_IN、1.2 V_OUT 下工作，两个开关沿的有效死区设为相等，负载扫到 20 A；随后并上小尺寸 1 A 外接肖特基二极管重测。实测结果见图 8。“最优有效死区”档通过调节死区尽量消除体二极管导通；5 ns 与 10 ns 死区档则按图 2 调整栅时序、维持恒定有效死区。

从图 8 可见：

1. 在这一低功率、高频率工况下，每边 5 ns 有效死区（每周期合计 10 ns）带来约 1% 的效率下降——约为 MOSFET 损耗的两倍；
2. 即使并联一只很小的外接肖特基，也能显著降低死区损耗：10 A 负载附近降幅达 70%，整体超过 50%。高输出电流下改善减弱，源于大电流下肖特基正向压降更高——刻意选用的 1 A 二极管 [14] 对 20 A 输出明显偏小；换更大的肖特基会把效率改善峰值移向更高输出电流；
3. 即便用了这只偏小的肖特基（20 A 下正向压降仍大于 1 V [13]），电路仍能完成换流，把总死区损耗降低约 50%；
4. 对 MOSFET 设计，外接肖特基无可测改善——印证了“必须单片集成肖特基才能降低硅管有效死区损耗”。

结论：eGaN FET 设计要么把有效死区做到 MOSFET 设计的约一半，要么在同等有效死区下外接肖特基二极管，才能拿到相近的死区损耗。

见原 PDF 图 8（第 5 页）：40 V eGaN FET 与 MOSFET buck（1 MHz、12 V_IN、1.2 V_OUT）在不同有效死区（两边相同）、有/无外接肖特基下的实测效率；横轴输出电流 4~22 A、纵轴效率 80~90%；八条曲线=eGaN FET 5 ns/10 ns/最优死区及其 +Schottky 版，MOSFET 10 ns/最优死区及其 +Schottky 版。图内标注：eGaN 侧“~1% 效率下降/合计 10 ns”“外接肖特基降损 70%”，MOSFET 侧“~1% 效率下降/合计 20 ns”“外接肖特基无改善”“降损 50%”；另有“Total dead-time cycle is twice per interval”字样（原文如此，见文末附注 4）。

总结（Summary，原 PDF 第 5 页）

本文考察了 eGaN FET 变换器相对 MOSFET 变换器的死区损耗，可得出如下结论：

1. 无论电压高低，要拿到相近的死区损耗，eGaN FET 的有效死区须约为等效 MOSFET 电路的一半——即死区数值与公差都要减半；
2. 电压较高时，二极管相关的死区损耗相对输出电容损耗与反向恢复损耗都小；最优死区要求以现行硅技术即可实际达成；
3. 母线电压降低时，二极管导通损耗愈发显著，MOSFET 与 eGaN FET 所需的最优死区值都变得难以产生；
4. 对 MOSFET，因无法实现那么小的最优死区而多付的体二极管导通损耗，可用肖特基二极管显著削减——但这只肖特基必须与 MOSFET 单片集成才有效；
5. 对 eGaN FET，外接肖特基可行：典型可把体二极管损耗降 50%，尺寸优化后最高可降 70%。

参考文献（References，原 PDF 第 6 页，全录，URL 从略见原 PDF）

[1] J. Strydom, “eGaN® FET–Silicon Power Shoot-Out Volume 11: Optimizing FET On-Resistance”, Power Electronics Technology, 2012-10（表 1 公式的原始出处） [2] J. Strydom, “…Shoot-Out Part 1: Comparing Figure of Merit (FOM)”, Power Electronics Technology, 2010-09；[3] J. Strydom, “…Shoot-Out: 2: Drivers, Layout”, Power Electronics Technology, 2011-01（[2][3] 全称前缀同 [1]：“eGaN® FET–Silicon Power Shoot-Out”） [4] J. Cerezo, “Class D Audio Amplifier Performance Relationship to MOSFET Parameters”, International Rectifier AN-1070；[5] M. Christian, “Improving Efficiency of Synchronous Rectification by Analysis of the MOSFET Power Loss Mechanism”, Infineon Technologies AN-2012-03 [6] EPC2001 datasheet, EPC Corporation；[7] BSC057N08NS3G datasheet, Infineon Technologies（正文图表写作 BSC057N08NS3，尾缀 G 之差照录）；[8] EPC2015 datasheet, EPC Corporation；[9] BSC034N03LS datasheet, Infineon Technologies [10] J. White, “MOSFET Body Diode”, Hephaestus Audio；[11] D. Reusch, “High Frequency, High Power Density Integrated Point of Load and Bus Converters”, Ph.D. Dissertation, Virginia Tech, 2012 [12] Diodes Inc. 新闻稿, “…High Efficiency SBR Devices in PowerDITM123 Compact Power Package”, 2007-01；[13] Panasonic 新闻稿, “High Thermal Dissipation Schottky Barrier Diode with Ultra-Small PMCP Package”, 2012-09（[12] 型号名 PowerDI™123 照录为 PowerDITM123） [14] MSS1P4 datasheet, Vishay（原文此条尾部粘连另一文献残段“Power Supply for 3G-4G Cell Phone Base Stations, APEC 2012, Orlando, Florida”——原刊排版问题，照录，见附注 4）。原文各页页脚：EPC – POWER CONVERSION TECHNOLOGY LEADER | EPC-CO.COM | ©2020。

译者附注（全库视角）

1. 记忆锚点——“eGaN 死区减半”：全篇收敛为一条设计规则：同等死区损耗下，eGaN 的死区数值与公差都取 Si 的一半（60 V 档 20±7 ns 对 44±16 ns；12 V 档 3~6 ns 对 7~13 ns）。损耗结构两边不同——Si 的死区核算大头是 QRR+Coss（60 V 档尤甚），eGaN 的死区核算是高压降二极管乘时间（低压档尤甚）；母线电压越低，预算越向“压降×时间”倾斜，这正是 12 V 档最优死区难产（<6 ns 宽）的原因，也是控制器死区分辨率要做进 10 ns 级、自适应死区要命中 0 V 的需求出处（对照 UCC28781 自适应死区、NCP1568 的 Si/GaN 分档时序）。
2. 外接肖特基三条件（eGaN 专属）：无 QRR（部分换流也赚）＋ 高 V_F 差（两管压差大、换流快）＋ LGA 低电感（环路短）——三条同时成立，才把硅管“肖特基只有单片集成才有效”的铁律改写。布局要点：同面并排、低电感封装、压 PCB 环路。
3. 与教程数字的衔接：教程 §3.2 按 V_SD=2 V（假设量级）算 P_dt，与本篇“压降差 1.5~2 V、导通损耗斜率 2.5 倍”一致；01 篇（AN_2107）“负偏 ≤-2 V（第三象限损耗折中）”与本篇第三象限导通压降是同一主题的驱动侧/功率级两侧。表 1 四条公式中，只有体二极管导通项 E_dt=I_L·V_F·Δt 直接正比于死区，其余三项是死区间接决定的开通/恢复/电容损耗——“死区损耗≠二极管损耗”由此公式化。
4. 转写存疑点：① 图 8 图内标注“Total dead-time cycle is twice per interval”原文如此，按字面译“总死区每区间计两倍”，应指每开关周期内死区出现两次（两个沿各一次），确切措辞以原 PDF 为准；② 文献 [14] 尾部粘连 APEC 会议论文残段，疑原刊排版遗漏换行，被粘连论文的完整书目「待核实」；③ 12 V 对比清单只编 2)、4) 为原文原貌；④ 表 1 公式为对照原 PDF 版面重建（pdftotext 提取不到），符号未在原文随文定义，按 [1] 惯例释义；⑤ 正文 BSC057N08NS3 与文献 [7] BSC057N08NS3G 尾缀不一，两处照录；⑥ 实验节写“等效的 40 V 硅 MOSFET”，而图 5 对比用 30 V BSC034N03LS——两处器件均为原文原貌，实验所用具体型号原文未给出，「待核实」。
5. 本库缺口：EPC2001、EPC2015、BSC057N08NS3(G)、BSC034N03LS 四份器件 datasheet 本库未存档——图 4/5/7 的逐点数值（Q_OSS、Q_RR、V_F 随电流/电压）无法回填为表格，补档后在 README.md 登记；图 1~8 的精确读数以原 PDF 为准。

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