GaN 物理深潜 —— 从极化到 2DEG 到 p-GaN 栅：E-mode HEMT 的物理与代价
库内定位：
20_基本元器件/03_功率器件/器件物理层第二篇教程（第一篇 MOSFET架构演进.md 讲硅怎么一步步逼近并突破自己的极限线）。GaN 与隔离驱动基础 讲“换了材料之后的世界”（快桥臂/CMTI/布局），GaN 类两篇全译 讲“这颗管子怎么驱动才对”（持流/RC 接口/调参表）——但**极化为什么凭空“印”出一条沟道、天然常开的管子怎么变常关、常关之后为什么栅极要“边灌边导通”**这条物理主线，散在各篇的简述里。本篇把它讲透：E-mode HEMT（增强型高电子迁移率晶体管，Enhancement-mode High-Electron-Mobility Transistor）的物理，以及为这份性能付出的每一项代价。库内 CoolGaN™ 主线（p-GaN GIT）贯穿全篇。数值规范（与库内其他篇一致）：
- 教科书通识：材料常数与异质结物理（禁带、临界场强、极化密度量级、迁移率/饱和速度）标“教科书通识”——不同教材数字略有出入，本篇取主流口径并注明库内对照；
- 库内译文数字一律标出处：00 篇 = 00_CoolGaN栅驱动设计指南全译.md（Infineon AN184200），01 篇 = 01_600V驱动速查全译.md（AN_2107），基础教程 = GaN与隔离驱动基础.md，演进篇 = MOSFET架构演进.md，GaN README = 00_总览；
- 假设值标“假设”，推断标“推断/经验”，拿不准标「待核实」（汇总见文末）；厂商未公布的数据不编造。
读法：§1~§2 是材料与结构基础；§3 是全篇核心（E/D 之分与三条 E-mode 路线）；§4~§5 是“代价”两章（栅持流、第三象限）；§6~§7 可靠性简述；赶时间直接跳
## 精炼速查。
0. 全篇总览：每节在回答哪个问题
| 节 | 问题 | 简述答案 |
|---|---|---|
| §1 | GaN 凭什么能破硅限线？ | 临界场强高 10 倍量级 → 漂移区薄 10 倍、掺杂可高 100 倍 → 电阻-耐压兑换率重写 |
| §2 | 不掺杂哪来的沟道？ | 极化电荷在 AlGaN/GaN 界面“印”出 ~10¹³ cm⁻² 的 2DEG——横向器件由此而来 |
| §3 | 常开的管子怎么变常关？ | 极化管天生 D-mode；p-GaN 栅 / cascode / 凹槽栅三条路线，各有各的债 |
| §4 | 为什么栅极要持续灌电流？ | GIT 的栅是压在 VF 上的二极管——持流 ISS 就是它的“基极电流” |
| §5 | 没有体二极管怎么续流？ | 第三象限走 2DEG、Qrr≈0；代价是死区压降按 IR 直接承受 |
| §6 | 硬开关下 RDS(on) 为什么变大？ | 关断高压把电子压进陷阱（电荷俘获），开通后缓慢释放 |
| §7 | 可靠性有什么特殊？ | 无雪崩后备、动态电阻、栅结退化——降额与保护都要收紧 |
1. 为什么 GaN 能破硅限线
1.1 动机
演进篇把硅的核算做到了头：平面结构贴着 R_on,sp ∝ BV^2.5 的硅限线（演进篇 §1.3），超结用电荷补偿破到近线性（C7 比导通电阻 10 mΩ·cm²，演进篇 §4.3）——但这仍是在硅这种材料里换架构。GaN 不换架构，直接换材料：把“耐压换电阻的汇率”本身重写。本节回答：汇率由什么定，GaN 把它改了几倍。
1.2 物理：临界场强是唯一的“汇率锚”
禁带（bandgap）：Si 1.12 eV 对 GaN 3.4 eV（教科书值；基础教程 §1.2 同口径）。禁带越宽，把价带电子激发成电子-空穴对越难，雪崩倍增越难发生 → 临界击穿场强（critical electric field，E_c）越高（教科书通识趋势）。
临界场强复核——“10 倍量级”，不是 2 倍：
| 材料 | E_c（教科书口径） | 备注 |
|---|---|---|
| Si | 0.2~0.3 MV/cm | 随掺杂/口径浮动；演进篇按 AN-1084 取 2×10⁵ V/cm（=0.2 MV/cm） |
| GaN | ~3.3 MV/cm | 教科书通识 |
| 比值 | 3.3/0.3 ≈ 11，3.3/0.2 ≈ 16——10~15 倍量级 | 复算 |
“≈Si 的 2 倍多”是错的——那是与 4H-SiC（~2.5 MV/cm）比较的 1.3 倍近亲关系之外都不成立的数字；对 Si 请记住 10 倍量级。
连锁反应（一维突变结，公式与演进篇 §1.2 同一套，教科书通识）：BV = ε·E_c²/(2q·N_D)，W_B = 2·BV/E_c。E_c 提高 10 倍直接改写两项核算：
- 厚度：600 V 下 W_B = 2×600/(3.3×10⁶) ≈ 3.6 µm（复算），对 Si 的 40 µm（0.3 口径）/60 µm（演进篇 0.2 口径例算）——薄 10~17 倍，一个量级；
- 掺杂：同 BV 下 N_D ∝ E_c²，可提高 ~100 倍——代入 600 V：GaN ~4.5×10¹⁶ cm⁻³ 对 Si ~5×10¹⁴ cm⁻³（ε_GaN 取 9.0ε₀、复算）。
比导通电阻的理论极限（Baliga 品质因数口径，教科书通识）：
$$R_{on,sp} = \frac{4\,BV^2}{\varepsilon\,\mu\,E_c^3}$$
分母里 E_c 的三次方就是汇率的税率。代入 600 V：Si 0.13 Ω·cm²（演进篇 §1.2 例算，0.2 口径）/0.038 Ω·cm²（0.3 口径，复算）；GaN ≈3.4×10⁻⁵ Ω·cm²（µ 取 2DEG 1500 cm²/(V·s)、ε=9.0ε₀，复算）——理论极限差 ~10³~4×10³ 倍。
迁移率与饱和速度（教科书通识）：2DEG 电子迁移率 1~2×10³ cm²/(V·s)（基础教程 §1.2“10³ 量级”同口径；Si 体硅 µn 1350，演进篇 §1.2）——只高约一半；饱和速度 ν_sat GaN ~2.5×10⁷ cm/s 对 Si ~1×10⁷ cm/s——2 倍多。注意：GaN 的大杀器不是迁移率，是 E_c³。
1.3 数字：极限线整体下移，但到不了理论值
- 理论：600 V 硅极限 0.04~0.13 Ω·cm² vs GaN 理论 ~3×10⁻⁵ Ω·cm²（复算，上小节）——极限线整体下移 3 个数量级；
- 实际：商品 HEMT 远达不到理论值——2DEG 面密度有上限（§2）、源漏接触与沟道接入电阻、边缘终端与场板都要占用余量；GaN 商品管的比导通电阻本库无存档数据「待核实」；
- 可靠的工程观察（库内口径）：同耐压档 GaN 的电荷（Qg、Qoss/Coss）比同电阻档硅小一个量级（基础教程 §1.2/§1.3：400 V/100 kHz 下 Coss 损耗 0.24 W 对 1.6 W）——GaN 赢在“电阻×电荷”的 FOM，不在电阻单项（同板对照：GS66508B 50 mΩ 对超结 FCPF067N65S3 44~64 mΩ 档，基础教程 §1.2）。
1.4 工程含义
- 同耐压同电阻，芯片面积与电荷同时做小 → 开关频率可以推高而“频率税”不变贵（基础教程 §1.2 的三项核算）；
- 漂移区薄一个量级 → Coss 又小又陡 → ZVS 换流窗口短（基础教程 §3.2）；
- 但“薄而重”的漂移区没有垂直 p-n 结（→§5 无体二极管）、没有雪崩余量（→§7）——破限线的每一分红利都标了价。
2. 2DEG 的来历——不掺杂的沟道从哪来
2.1 动机
Si MOSFET 的沟道是栅压感应出来的：VGS 超过阈值才有反型层，天然常关。GaN HEMT 的沟道却是材料自己长出来的——不掺任何杂质，界面处躺着一层现成的电子海。为什么？以及为什么 GaN 功率管是“源漏栅挤在同一面”的横向器件，而硅管是纵向的？
2.2 物理：极化“印”出来的电子海
晶体根基：GaN 是纤锌矿（wurtzite）结构，沿 c 轴没有反演对称中心 → 正负电荷中心不重合，晶体自带自发极化（spontaneous polarization，Ps）（教科书通识）。
异质结叠加压电极化：在 GaN 上外延一层禁带更宽的 AlGaN 势垒（barrier，典型厚 ~10~25 nm，教科书通识）。AlGaN 晶格常数小于 GaN，这层膜受张应变 → 晶格被拉伸 → 产生压电极化（piezoelectric polarization，Ppz），与自发极化同向叠加（Ga-face 生长，教科书通识）。
界面电荷核算：极化强度在 AlGaN/GaN 界面发生突变，留下净束缚极化面电荷 σ，量级 ~10¹³ cm⁻²（Ga-face 下为正，教科书通识）。这份固定正电荷把导带在界面处拉到费米能级以下，形成一个三角形势阱——电子被吸进阱里，贴着 GaN 一侧、厚仅几 nm，这就是二维电子气（2DEG，Two-Dimensional Electron Gas），面密度 ~1×10¹³ cm⁻²（教科书通识）。
AlGaN/GaN HEMT 剖面（示意，教科书通识口径；横向器件——源/栅/漏同在顶面）
S(n+ 欧姆) G(栅金属) D(n+ 欧姆 / 混合漏极)
│ │ │
───┴──────────────┴────────────────┴─── p-GaN 栅层（仅栅下有，§3）
══════════════════════════════════════════ AlGaN 势垒（~10~25 nm）
░░░░░░░░░░░░░ 2DEG ░░░░░░░░░░░░░░░░░░░░░░ ← 极化诱导，~1×10¹³ cm⁻²
────────────────────────────────────────── GaN 沟道层
────────────────────────────────────────── 缓冲层（把 600 V 扛在对衬底方向）
══════════════════════════════════════════ Si 衬底（GaN-on-Si，只当载体）
电流横向走：S → 2DEG → D（栅极是这条路径上的"关卡"）
三个关键性质：
- 全程没有掺杂——电子不是施主给的，是极化“印”出来的；沟道里没有电离杂质 → 散射少 → 迁移率高（类似调制掺杂的收益，教科书通识）；
- 沟道是“现成”的——极化电荷由晶格与应变决定，不随栅压产生或消失 → VGS=0 时 2DEG 已经在（§3 的一切麻烦从这里开始）；
- 沟道质量好——方阻 R□ = 1/(q·µ·n_s) ≈ 0.3~0.4 Ω/□（µ 取 1500~2000 cm²/(V·s)、n_s 取 1×10¹³ cm⁻²，复算）：一层零点几欧每方的电子海，HEMT 名字里的“高电子迁移率”由此而来。
横向 vs 纵向：结构差异对照
| 维度 | Si 功率 MOSFET（纵向，演进篇 §2） | GaN HEMT（横向） |
|---|---|---|
| 电流方向 | 顶面源 → 底面漏，垂直穿硅 | 源 → 漏横向走表面 2DEG |
| 耐压位置 | 体内（外延层厚度 W_B，演进篇 §1.2） | 表面横向（栅漏间距 + 场板管理，演进篇 §3.3 场板概念的再现） |
| 端子位置 | 源栅在顶、漏在底 | 源/栅/漏全部在顶面 |
| 衬底角色 | n⁺ 衬底是导电路径的一部分（R_sub，AN-1084 七分量） | 只当外延载体（GaN-on-Si），缓冲层负责对衬底承受压（业界共识） |
| 集成潜力 | 功率级与驱动异片 | 全顶面 + 横向隔离 → 可单片集成（CoolGaN™ IPS 类产品，01 篇 §3.2.2） |
| 体二极管 | p 体/n⁻ 结天然存在（演进篇 §4.5） | 无垂直 p-n 结，不存在（§5） |
（00 篇 §2 原文提到 CoolGaN™ 的专利混合漏极（hybrid-drain）架构“交付高电流密度、出色的稳健性与稳定的动态 RDS(on) 行为”——即漏极一侧的场板/电极优化，细节以原厂文献为准。）
2.3 数字
n_s ~1×10¹³ cm⁻²、µ 1~2×10³ cm²/(V·s)、R□ 0.3~0.4 Ω/□、势垒 10~25 nm——全部教科书通识口径（复算见上）。
2.4 工程含义
- 2DEG 在 VGS=0 就在 → 天然 D-mode（§3 核心问题的根源）；
- 耐压路径沿表面走 → 表面态/钝化/陷阱直接左右耐压与动态电阻（§6/§7 伏笔）；
- 无垂直 p-n 结 → 无体二极管、无雪崩结构（§5/§7 伏笔）；
- 全顶面 + 横向 → 驱动电路可与功率级单片集成，但大电流靠多指栅并排摊面积。
3. D-mode 与 E-mode——常开管怎么变常关（核心章）
3.1 动机
功率变换器对开关管的第一个要求不是快，是常关（normally-off）：驱动掉电、上电时序错乱、驱动毛刺——任何一种情况下桥臂都必须“默认断开”，否则就是直通。而 §2 的物理说 2DEG 天生常在：天然 HEMT 是 D-mode（耗尽型，depletion-mode）常开管。把常开改成常关（E-mode，增强型），是所有商用 GaN 的必答题——三条路线，各有各的债。
3.2 物理：为什么天然常开，三条路线各怎么关
D-mode 的根源（教科书通识）：极化电荷不随栅压改变——栅在不在，2DEG 都在。VGS=0 沟道导通；要关断必须加负栅压把栅下 2DEG 耗尽（D-mode 阈值在负压区，典型 −1~−5 V 量级，教科书通识、随结构而异）。半桥里一只常开管意味着：驱动未上电=上管永远导通=直通——“裸 D-mode”不能直接用于功率级。
三条 E-mode 路线：
路线一 p-GaN 栅 路线二 cascode 路线三 凹槽栅
p-GaN（栅下） 栅金属+介质
───────────── ─────────────
AlGaN 势垒 D-mode GaN AlGaN 势垒
───────────── （本体不动） ─────────────（栅下被刻薄）
2DEG ←零栅压被 串联低压 Si 2DEG ←势垒太薄，
p-GaN 耗尽 MOSFET（常关） 零栅压维持不住
（能带被抬高，阱排空） （Si 管关断→其 VDS 分压给 （极化电荷再大，
GaN 栅源→负偏夹断） 无阱可蓄）
| 路线 | 把 2DEG 关掉的机理 | 栅端口性质 | 主要代价 |
|---|---|---|---|
| p-GaN 栅（GIT 流驱） | 栅下再长一层 p 型 GaN（Mg 掺杂，教科书通识）：p-GaN 把栅区导带抬高，零栅压时费米能级落在阱底之下 → 2DEG 排空 → 常关；欧姆接触使 p-GaN/AlGaN/GaN 结可导流，加正压+持流重新接通 | 流驱：压在 VF 上的二极管（VF 3~4 V，01 篇 §1） | 持流驱动架构（§4 整章）；p-GaN 选择性刻蚀/接触工艺（业界共识）；栅窗口与驱动损耗核算 |
| p-GaN 栅（SGT 压驱类） | 同样的 p-GaN 耗尽机理，但栅用肖特基接触 → 栅只是电容，只压不灌 | 压驱：电容性输入、无持流要求（00 篇 §2 图 2 口径） | 窄栅窗（5~6 V 档，基础教程 §2.2“eGaN 类”）；无二极管钳位自保护 |
| cascode（共源共栅） | 不改 GaN：D-mode GaN 与低压 Si MOSFET 串联，Si 管关断时其 VDS 分压给 GaN 栅源 → 负偏夹断 GaN；Si 管开通 → GaN 栅源≈0 → 2DEG 在 → GaN 导通 | Si 栅宽窗（±20 V 档，GaN README） | 多一颗 Si 管的 Qrr（小而未归零，推断/业界共识）与共源回路电感、速度/电荷匹配的牺牲（GaN README 口径） |
| 凹槽栅（recess） | 把栅下 AlGaN 势垒刻薄/刻穿 → 剩余势垒的极化感应不足以维持 2DEG → 常关；栅经介质压沟道 | 压驱（介质栅） | nm 级刻蚀深度控制 → 阈值离散；刻蚀损伤与栅介质可靠性（业界共识） |
GIT 的“注入”从哪来（业界共识口径；库内译文以等效电路与特性曲线为准）：欧姆 p-GaN 栅正向灌流时，p-GaN/AlGaN/GaN 结正向导通，注入的载流子抬升栅下 2DEG 密度——持流越大沟道越“满”，RDS(on) 越低，加到一定值后饱和（00 篇 图 7 曲线行为：“持流不足时 RDS(on) 明显上升，栅电流增大到一定值后趋于饱和低位”）。“栅注入晶体管”（GIT，Gate Injection Transistor）的名字就是这条机理。附带两只福利（01 篇 §1 原文口径）：
- RDS(on) 不随漏极电流漂：“导通期间，恒定的栅电流使 RDS(on) 不随漏极电流变化”——持流把沟道钉在满密度；
- 栅过压自保护：“类似二极管的输入特性……提供电压钳位，帮助避免栅极过压损伤”。
顺带解释 VF 为什么是 3~4 V：它不是接触电阻，是宽禁带 GaN p-n 结的本征正向压降——同一物理让蓝光 LED 的“点亮电压”也在 3 V 量级（教科书通识类比）。
3.3 数字：库内主线 CoolGaN = p-GaN GIT
| 数字 | 含义 | 出处 |
|---|---|---|
| VF 3~4 V / Vth ≈1.2 V | GIT 栅二极管钳位压降 / 正阈值（常关的凭证） | 01 篇 §1 |
| VDD 8~12 V（实例取 8/9/12 V） | GIT 驱动供电档——“10 V 档驱动” | 两篇实例；基础教程 §2.1“GIT 10 V 档另论” |
| ISS 几 mA / Ion、Ioff 至 1 A | 持流 / 瞬态——两种电流两条通路（§4） | 01 篇 §1 |
| 5~6 V / ±6 V 量级 | 对照：eGaN 类压驱窄窗 | 基础教程 §2.2 |
| ±20 V 档 | 对照：cascode 端口=Si 栅 | GaN README |
| ≈13 V | UCC28781 的 PWML 钳位直驱 GIT 档 | GaN README（联动 UCC28781 README） |
3.4 工程含义
- 先认路线再画驱动：GIT=持流+RC 接口、压驱类=窄窗专用驱动、cascode=标准 Si 驱动——驱动架构随路线锁定，不能混用；照搬硅板栅驱动是 README 点名的第一杀手；
- 库内主线是 p-GaN GIT：CoolGaN™ 600 V 全系“欧姆型 p-GaN 栅”（01 篇 §1）——§4 整章讲持流；
- cascode 的 Qrr 回归提醒：“GaN Qrr≈0”的标志性优势只对分立 E-mode HEMT 成立；cascode 里 Si 管体二极管重新入场（量级远小于高压超结，推断/业界共识）——CCM 硬换流场合按实际器件核对 Qrr「待核实具体器件值」；
- E/D 甄别要点（GaN README 口径）：“栅极加压+持续灌持流即导通”的是 E-mode GIT；“必须靠串联 Si 管才关得住”的是 D-mode 本体。
4. 栅持流与驱动——GIT 的“边灌边导通”
4.1 动机
00 篇 §2 的分水岭要点：SGT 是压驱器件（类似 MOSFET），GIT 是流驱器件（类似 BJT）。Si MOSFET 的栅是电容——“充完就完事”，导通期栅电流为零；为什么 GIT 的栅必须在整个导通期持续灌几 mA？这决定了驱动架构、驱动损耗与 RC 接口的全部设计。
4.2 物理：一只压在 VF 上的二极管
GIT 栅端口等效电路（00 篇 §2 图 1 口径）：栅源之间是一只等效二极管。驱动器把输出顶到 10 V 级，栅压却只升到 VF≈3.5 V 就“顶不动了”——多出来的电压全部落在串联电阻上，电流由电阻决定，不由电压决定（00 篇 图 3：GIT 栅压波形削顶在 VF，SGT 波形贴着驱动高电平走）。导通态的维持：持流经栅结持续供给 → 栅下 2DEG 保持满密度 → 低 RDS(on)；持流中断 → RDS(on) 爬升（00 篇 图 7）。
持流公式（00 篇式 3 = 01 篇式 1，同式两写）：
$$I_{SS} = \frac{V_{DD} - V_F}{R_{SS}}$$
数字锚点（库内照录）：
| 器件档 | 参考 Rss | 对应 ISS | 条件 | 出处 |
|---|---|---|---|---|
| 55 mΩ | 470 Ω | 10~12 mA | VDD=8 V | 01 篇表 1 |
| 140 mΩ | 1.2 kΩ | 3~4 mA | VDD=8 V | 01 篇表 1 |
| 500 mΩ | 4 kΩ | ~1 mA | VDD=8 V | 01 篇表 1 |
| IGT65R055D2（大功率例） | ≈367 Ω | 15 mA | VDD=9 V、VF=3.5 V | 00 篇式 5 |
| IGD70R200D2S（小功率例） | 4.25 kΩ | 2 mA | VDD=12 V、VF=3.5 V | 00 篇式 6 |
（复算：(8−3.5)/470 ≈ 9.6 mA，落在 55 mΩ 档 10~12 mA 的下沿——01 篇译者附注 1 同口径。）
选 ISS = 选 ID,pulse 与 RDS(on) 的达标线（00 篇九步流程的压缩版）：工作电流 80% 降额 → 式 4 比值估算（k_ID,pulse/ID,peak = 36/68 ≈ 0.529，36 A 额定点对应 26 mA @ Tj=125 ℃）→ ±20% 生产离散 → 10~20% 非理想裕量（源侧电阻占总 RDS(on) 约 20%）→ 四层叠加得到最小持流。
两种电流、两条通路（01 篇 §1 原文口径）：稳态持流 ISS 几 mA + 开关瞬态 Ion/Ioff 高达 1 A——这正是 RC 接口存在的理由：
- Rss：稳态持流通路（欧姆定律见上）；
- Rtr + CC：瞬态通路——CC 是电荷泵，开通时供峰值电流、关断后自产负栅偏压（−VN → −VNf 缓放电，01 篇 §2）；
$$C_C \geq k \times \frac{Q_g}{V_{DD} - V_F} \qquad (k = 2\sim4\text{，单极性供电；双极性 k=1 并减小 CC，00 篇式 1~2})$$
例 1 复算（00 篇式 5）：CC ≥ 4×4.7 nC/(9−3.5) ≈ 3.42 nF、Rss ≈ 367 Ω。负偏取值：硬开关建议 VN 4~5 V、软开关 ≤2 V（01 篇 §3.1）。
4.3 数字：驱动损耗核算——持流项与频率无关（教学复算）
| 分项 | 公式 | 100 kHz | 1 MHz | 条件 |
|---|---|---|---|---|
| GIT 持流项 | ISS·VDD·D | 67.5 mW | 67.5 mW | 15 mA×9 V×D=0.5（00 篇例 1 数字） |
| GIT 瞬态项 | Qg·VDD·fsw | 4.2 mW | 42.3 mW | Qg=4.7 nC（00 篇引 DS [2]） |
| Si 压驱对照 | QG·VDRV·fsw | 93 mW | 930 mW | QG=93 nC（演进篇 §4.3 表）、VDRV=10 V（假设） |
读数：100 kHz 两者同量级；1 MHz 下 GIT 驱动损耗只有压驱硅的约 1/8——持流项只随占空比走、不随频率涨，压驱损耗却正比 fsw。这是流驱在高频下的隐藏红利（教学复算：QG/Qg 的测试条件本库未存档——演进篇表 1 未给 VGS 条件、00 篇译者附注 5 已声明 DS 缺口；假设 D=0.5，忽略驱动器自身损耗，数字只作量级参考）。
4.4 工程含义：压驱 vs 流驱差异总表
| 维度 | Si MOSFET（压驱） | E-mode GIT（流驱，CoolGaN™） |
|---|---|---|
| 栅端口性质 | 栅氧电容（DC 漏电 nA 级） | 压在 VF 上的二极管（00 篇 §2） |
| 导通期栅电流 | ≈0（“充完就完事”） | ISS 持续几 mA（“边灌边导通”） |
| 导通期栅压 | 跟随驱动高电平 | 钳位在 VF（00 篇 图 3） |
| 驱动损耗 | ∝ QG·VDRV·fsw（全随频率） | 持流项 ∝ ISS·VDD·D + 瞬态项 ∝ Qg·fsw |
| 关断负压来源 | 需独立负电源/专用驱动器 | CC 电荷泵自产（01 篇 §2） |
| 栅下拉电阻 | ~10 kΩ | 50~100 kΩ（GaN 泄漏低可用高阻，00 篇 §3） |
| 栅过压保护 | 靠驱动器钳位与窗口余量 | 二极管钳位自保护（01 篇 §1） |
| 驱动电压档 | 10~13 V（Si 惯例） | VDD 8~12 V（“10 V 档”，基础教程 §2.1） |
- 库内落位：UCC28781 的 SET 脚一键 Si/GaN 双参数档、PWML≈13 V 直驱 GIT（GaN README）；动手调板直接查 01 篇表 1~3 与 00 篇九步流程；
- 布局/CMTI/自举这些“快了之后”的核算项在基础教程 §2~§5，本篇不重复——本节的贡献是把“为什么栅端口根本不同”讲到底。
5. 第三象限与“无体二极管”
5.1 动机
Si MOSFET 里藏着一只免费续流管：p 体区/n⁻ 外延结的体二极管（演进篇 §4.5）——死区里电感电流自动找路，0.7 V 拐点雷打不动。GaN HEMT 的源、漏都是 n⁺ 欧姆接触接同一条 2DEG：结构上根本不存在 p-n 结，体二极管不是“性能差”，是没有。那死区电流走哪？代价是什么？
5.2 物理：对称沟道的第三象限
- 第三象限（third quadrant）导通：源漏结构对称，2DEG 不在乎电流从哪边流——VDS<0 时器件照样通，只是“漏”当了“源”（教科书通识）。这就是续流的路：死区里反向电流走 2DEG 通道；
- 压降是 IR 型，不是二极管型（基础教程 §3.2 口径“1.5~3 V 量级，随电流增长”，业界量级）：零栅压下沟道处于阈值边缘，反向导通压降随电流线性爬升，没有 0.7 V 的固定拐点；栅若开通（持流在），反向导通与正向完全对称：V_SD = I×RDS(on)——10 A×55 mΩ = 0.55 V（复算，IGT65R055D2 档）；
- 零反向恢复：反向导通走的是多子沟道，不存在 p-n 结少数载流子存储，Qrr≈0（基础教程 §1.2；NCP1681 全译把“几乎没有 Qrr”列为 WBG 的标志性优势）。反向换流时只剩电容电荷 Qoss 转移——那是 ZVS 的燃料，不是损耗的炸药。
死区损耗核算（公式与数字照录自基础教程 §3.2）：
$$P_{dt} = 2 \cdot t_{dt} \cdot V_{SD} \cdot I \cdot f_{sw}$$
代入 t_dt=30 ns、V_SD=2 V（假设量级）、I=10 A、fsw=100 kHz：0.12 W——同工况 Si 体二极管（0.7 V）0.042 W，贵 3 倍；频率推到 1 MHz：1.2 W。结论不是“别用 GaN”，而是死区必须短：GaN 节点电容小（CSW 70 pF 档 vs 硅 200 pF 档），ZVS 换流判据 I_Lm·t_dead ≥ 2·C_eq·V_bus 给出的死区需求只有 ~112 ns 对硅的 320 ns（基础教程 §3.2 引 UCC28781 02 篇）——窗口缩短近 3 倍，短死区与 ZVS 换流是配套的。
5.3 数字：负偏与第三象限的折中
关断态的负栅偏（−VN，硬开关 4~5 V）把沟道夹得更死 → 第三象限 V_SD 更高。01 篇 §2 的原厂解法：RC 接口“关断瞬态结束后负栅偏压逐渐放电（−VN → −VNf），有利于第三象限工作时的损耗降低”——CC 缓放电不是缺陷，是为死区续流让路的设计。硬开关抗误触发与死区损耗之间，−VN 就是那只调节旋钮（01 篇 §3.1）。
5.4 工程含义
- 死区损耗核算按最坏电流取 V_SD：IR 型压降轻载小、重载线性涨——没有固定 0.7 V 可代；
- 死区越短，第三象限越接近“低成本续流”：死区内 V_SD 1.5~3 V 量级 vs 同步整流接续后 0.55 V 量级（复算，§5.2）——死区损耗占第三象限损耗的大头，缩死区就是省钱；
- 死区整定观察对象变了：看的是 V_SD 随电流的斜坡上升与 ZVS 谷底，不是体二极管的 0.7 V 平台；控制器死区分辨率要 10 ns 级（基础教程 §3.3 引 04_LLC 横评）；
- CCM 硬换流选材资格：P_Qrr = Qrr·V_bus·fsw 在硅上是 20~60 W 量级的热失效核算（650 V 超结大电流档 Qrr 0.5~1.5 µC，基础教程 §1.2），GaN 上直接归零——“CCM 图腾柱没有反向恢复豁免权”的物理出处；
- cascode 例外提醒：§3.4——串了 Si 管，Qrr 小而未零。
6. 动态 RDS(on)——硬开关下的“隐藏电阻”
6.1 动机
按 datasheet 静态 RDS(on) 算损耗，实测温升却对不上；示波器上看导通压降，开通后头一拍总是偏高、随后缓慢回落——这就是**动态导通电阻（dynamic RDS(on)）**现象：硬开关工作下的 RDS(on) 高于静态值。
6.2 机理简述
关断期间的高漏压把电子压进缓冲层/钝化层/表面的陷阱（电荷俘获，charge trapping），这些被俘获的固定电荷像一只“虚栅”扣住 2DEG 的电子；开通后陷阱以 µs~ms 级缓慢释放，RDS(on) 从高位逐拍回落（业界机理共识；具体量级因工艺——缓冲层/场板/钝化设计——而异，标注：业界机理共识，具体量级因工艺而异）。横向器件的耐压路径沿表面与缓冲层走（§2.4），陷阱恰好就在应力路径上——这是 GaN 特有而硅少见的核算项。
6.3 数字与口径
- 厂商典型值的测试条件差异：静态 RDS(on) 在 DC 小电流下测；动态 RDS(on) 依赖应力条件（母线电压、温度、关断时长、硬/软开关）——各厂商动态曲线的测试方法未统一「待核实」，对比 FOM 时必须先对齐测试条件；
- 库内主张：CoolGaN™ 混合漏极架构以“稳定的动态 RDS(on) 行为”为卖点（00 篇 §2 原文引述）——属厂商主张，具体曲线以 datasheet 为准（两份 DS 本库未存档，00 篇译者附注 5）；
- GIT 的另一项静态核算要分开：持流不足导致 RDS(on) 抬升（00 篇 图 7）是可设计的静态效应，与电荷俘获的动态效应是两回事——先把 ISS 选够，再谈动态。
6.4 工程含义
- 硬开关设计的导通损耗核算按动态值留裕量，静态典型值会低估；
- 效率核算对不上时，先查动态 RDS(on)（双脉冲/实机实测），再查驱动与热；
- ZVS 软开关下漏压应力被谐振换流软化，动态效应弱于硬开关（机理推断）。
7. 电流崩塌与可靠性——点到为止
（本章按用户口径“点到为止标通识”：机理均为业界共识口径，量级不展开。）
- 电流崩塌（current collapse）：动态 RDS(on) 的极端历史形态（射频 HEMT 时代术语）——大信号应力后沟道长时间“塌”在高阻态。现代功率 HEMT 用场板与缓冲层优化把它压成 §6 的“温和版”（业界机理共识，具体量级因工艺而异）；
- 栅可靠性：GIT 的二极管钳位自带过压保护（01 篇 §1），但 p-GaN 栅结长期正向灌流的时变退化是业界关注点（业界共识）；硬开关负偏 −VN 的取值同时牵动栅应力与第三象限损耗（§5.3），按原厂速查表取值（01 篇表 2）；
- 无雪崩耐量：GaN 没有硅的雪崩“缓冲垫”，降额是唯一缓冲（基础教程 §6.2）——库内口径 650 V 按 90% 降额（UCC28781/03 式 21），硬开关尖峰难量化的场合取 80%（业界经验）；
- SOA 特殊性：短路耐受时间短（业界共识）→ 保护必须收紧——库内实例：UCC28781 的 GaN 档把 CS 短路保护 tCSF 收紧到 1 µs（GaN README 联动）；线性/过载工况没有硅 SOA 图那样的宽松余量，按厂商 SOA 文档核对（本库暂无 GaN SOA 文献存档「待核实」）；
- 热的性格：RDS(on) 温度系数低于 Si（约一半量级，基础教程 §6.2）——热校核仍必须按热态电阻算（基础教程 §6.4 误用案例）；
- 一句收束（基础教程 §1.4 口径）：GaN 把硅的“隐性福利”——体二极管、雪崩耐量、栅压余量——全部收回，换成速度与密度；选型是把福利按需买回的过程。
精炼速查
A. GaN vs Si 数字对照卡
| 维度 | Si（演进篇口径） | GaN | 性质/出处 |
|---|---|---|---|
| 禁带 | 1.12 eV | 3.4 eV | 教科书通识（基础教程 §1.2 同） |
| 临界场强 E_c | 0.2~0.3 MV/cm | ~3.3 MV/cm（10 倍量级，非 2 倍） | 教科书通识（§1.2 复核） |
| 600 V 漂移区厚度 | 40~60 µm | ~3.6 µm（薄 10~17 倍） | 教科书通识+复算 |
| 同 BV 掺杂上限 | 基准 | ×100（N_D ∝ E_c²） | 复算 |
| R_on,sp 理论极限 @600 V | 0.04~0.13 Ω·cm² | ~3×10⁻⁵ Ω·cm²（实际器件远高于此「待核实」） | 教科书通识+复算 |
| 迁移率 | 1350 cm²/(V·s)（体硅） | 1~2×10³（2DEG） | 教科书通识 |
| 饱和速度 | ~1×10⁷ cm/s | ~2.5×10⁷ cm/s | 教科书通识 |
| 沟道来源 | 掺杂+栅感应反型 | 极化诱导，无掺杂，~1×10¹³ cm⁻² | 教科书通识 |
| 器件方向 | 纵向（电流穿硅） | 横向（源漏同面走 2DEG） | 结构 |
| 体二极管/Qrr | 有，650 V 超结 Qrr 0.5~1.5 µC 量级 | 无，Qrr≈0 | 基础教程 §1.2 |
| 死区续流压降 | 0.7~1 V（二极管型） | 1.5~3 V 量级（IR 型，随电流） | 基础教程 §3.2 |
| 栅端口（GIT） | 栅氧电容 | VF 3~4 V 二极管 / Vth≈1.2 V | 01 篇 §1 |
| 栅驱动 | 压驱 10~13 V，损耗 ∝fsw | 流驱：持流几 mA + 瞬态 1 A | 01 篇 §1 |
| dV/dt 能力 | 10~50 V/ns | 50~200 V/ns | 业界量级（基础教程） |
| 雪崩耐量 | 有 | 无（降额是唯一缓冲） | 基础教程 §6.2 |
B. E-mode 三路线对比表
| p-GaN 栅（GIT 流驱） | p-GaN 栅（SGT 压驱类） | cascode | 凹槽栅 | |
|---|---|---|---|---|
| 常关机理 | p-GaN 抬能带排空栅下 2DEG | 同左（肖特基接触） | Si MOSFET 关断分压负偏夹断 GaN | 刻薄 AlGaN 势垒，极化不足以维持 2DEG |
| 栅端口 | 二极管（VF 3~4 V），流驱 | 电容，压驱 | Si 栅，压驱宽窗 ±20 V 档 | 介质栅，压驱 |
| 持流要求 | ISS 几 mA，必须有 | 无 | 无 | 无 |
| 负压来源 | CC 电荷泵自产 | 驱动器负电源 | 不需要（宽窗） | 驱动器负电源 |
| 主要代价 | 持流驱动架构+刻蚀工艺 | 窄窗 5~6 V、无钳位自保护 | Si 管 Qrr 回归+共源电感+速度牺牲 | nm 级刻蚀精度→阈值离散、栅介质可靠性 |
| 库内落位 | CoolGaN™ 主线（00/01 篇；UCC28781 GaN 档） | “eGaN 类”口径（基础教程 §2.2；GS66508B 实装） | 业界口径综述「待核实厂商」 | 教科书通识路线 |
C. 设计 checklist
- 先认路线再画驱动：GIT=持流+RC 接口 / 压驱=窄窗 / cascode=宽窗——驱动电压档位与器件一一对应（基础教程 §2.1）；
- ISS 由达标线反推：工作电流 80% 降额 + 式 4 比值 + ±20% 离散 + 10~20% 裕量（00 篇九步流程）；
- Rss = (VDD−VF)/ISS：轻载可加大 Rss 省驱动损耗，重载必须减小保最低 RDS(on)（01 篇 §3.1）；
- CC ≥ k·Qg/(VDD−VF)，k=2~4；双极性供电减小 CC 防负压过大（00 篇式 1~2）；
- 负偏取值：硬开关 VN 4~5 V、软开关 ≤2 V；记住负偏加深第三象限 V_SD（01 篇 §3.1+本篇 §5.3）；
- 栅下拉 RGS 50~100 kΩ（驱动器无内置下拉时；00 篇 §3）；
- 死区核算：P_dt = 2·t_dt·V_SD·I·fsw，V_SD 按最坏电流取 IR 型值；死区取“ZVS 换流需求”与“防直通需求”的交集（基础教程 §3.2/§3.3）；
- 损耗核算按动态 RDS(on)：硬开关下静态典型值低估导通损耗（§6）；
- 电压降额：90% 基线 / 硬开关 80%，无雪崩后备（基础教程 §6.2）；
- 布局/CMTI/自举：回基础教程 §2~§5——本篇物理的工程外延在那边。
D. 术语一行表
| 术语 | 英文 | 简述 |
|---|---|---|
| 2DEG | Two-Dimensional Electron Gas | 界面处极化“印”出的二维电子海，~10¹³ cm⁻² |
| 自发/压电极化 | Spontaneous / Piezoelectric Polarization | 晶体不对称自带 + 应变产生，同向叠加成界面束缚电荷 |
| HEMT | High-Electron-Mobility Transistor | 靠异质结 2DEG 导电的横向晶体管 |
| D-mode / E-mode | Depletion / Enhancement mode | 常开 / 常关；天然 HEMT 是 D-mode |
| p-GaN 栅 | p-GaN gate | 栅下长 p 型 GaN 把 2DEG 排空 → 常关 |
| GIT | Gate Injection Transistor | 欧姆 p-GaN 栅，栅=压在 VF 的二极管，持流维持导通 |
| SGT | Schottky Gate Transistor | 肖特基 p-GaN 栅，压驱电容性输入 |
| cascode | 共源共栅 | D-mode GaN 串低压 Si MOSFET 借其常关性 |
| 凹槽栅 | Recessed gate | 刻薄势垒使零栅压维持不住 2DEG |
| VF / Vth | 正向压降 / 阈值电压 | GIT 栅二极管 3~4 V / 常关阈值 ≈1.2 V（01 篇） |
| ISS / RC 接口 | 栅持流 / RC interface | 持流通路 Rss + 瞬态电荷泵 Rtr·CC |
| 第三象限 | Third quadrant | VDS<0 的反向导通区——GaN 走 2DEG 无 Qrr |
| 动态 RDS(on) | Dynamic RDS(on) | 硬开关应力下高于静态的导通电阻（电荷俘获） |
| 电流崩塌 | Current collapse | 动态 RDS(on) 的极端形态（业界历史术语） |
| 混合漏极 | Hybrid drain | CoolGaN™ 漏极场板优化架构（00 篇 §2 原文） |
待核实与推断汇总（本篇）
| 项 | 性质 | 缺口 |
|---|---|---|
| GaN 商品器件比导通电阻（对 C7 10 mΩ·cm² 的实测位置） | 待核实 | 库内无 GaN datasheet 存档、无版图面积数据；§1.3 只给理论极限与 FOM 观察口径 |
| IGT65R055D2 / IGD70R200D2S 的 Qg、ID,peak=68 A 测试条件与图 6~10 曲线 | 待核实 | 两份 DS 未存档（00 篇译者附注 5 已登记为补档项） |
| cascode 路线的具体厂商与器件 | 待核实 | GaN README 边界声明“业界口径综述，不硬写”；本篇只写机理与代价类别 |
| 动态 RDS(on) 量级与各厂测试方法 | 待核实 | 业界未统一；本库无动态曲线存档，§6 只给机理与核算纪律 |
| GaN SOA/短路耐受的量化数据 | 待核实 | 库内无 GaN SOA 文献；§7 只给 tCSF 1 µs 这一条控制器侧锚点 |
| GIT 空穴注入的微观机理表述 | 业界共识口径 | 库内两篇译文以等效电路（栅源二极管）与 ID/RDS(on)~IG 曲线为准；本篇机理段按业界共识措辞 |
| p-GaN 选择性刻蚀、凹槽栅工艺细节 | 业界共识 | 未引具体文献，只作为“代价类别”出现 |
| D-mode 阈值 −1~−5 V、势垒 10~25 nm 等结构参数 | 教科书通识 | 随厂商/代际而异，引用时按所选器件复核 |
| §4.3 驱动损耗对比数值例 | 教学复算 | 假设 D=0.5、VDRV=10 V；QG/Qg 测试条件未存档，只作量级参考 |
| 极化面电荷符号与 Ga-face 生长约定 | 教科书通识 | 本篇按主流 Ga-face 口径表述，N-face 器件符号相反不影响工程结论 |
延伸阅读（库内路径）
- 硅侧极限线的来历与超结破线：MOSFET架构演进.md（同目录姊妹篇）
- GIT 持流的原厂宪法与九步设计流程：01_CoolGaN栅驱动设计指南全译
- RC 接口逐件调参与三张速查表：02_600V驱动速查全译
- 快桥臂/CMTI/布局/死区核算的工程外延：06_GaN与隔离驱动基础
- GaN 器件类导航与关键数字速查：00_总览
- “为什么 GIT 要 13 V 直驱档”的控制器侧：00_总览
上一级：器件物理