XDPS21071 设计指南全文精译 —《Design guide for adaptor with XDPS21071》

原文：Infineon《Design guide for adaptor with XDPS21071 — How to design a 45 W USB-PD adaptor with Infineon's latest ZVS digital controller XDPS21071》设计指南，31 页，文档号 DG_1910_PL21_1911_085816，版本 V 1.0，日期 2019-11-06。原文 PDF：90_资料源/XDPS21071_设计指南.pdf。 本篇为全文逐节忠实精译：覆盖原文全部 9 章——简介与 ZVS 反激原理（§2）、45 W 功率级设计全流程（母线电容→变压器→输出电容→三管选型→SR IC→吸收电路，§3）、控制框图（§4）、IC 参数设置与代入数字例（HV/ZCD/栅驱动/MFIO/VCC/CS，§5）、突发模式运行（§6）、PCB 布局要点（§7）、.dp Vision 上位机安装与参数设置（§8）。全部公式（式 1~20 按原文编号，含全部代入数字例）、全部表格（表 1~10 逐行）、全部插图（图 1~22，逐图标“见原 PDF 图 N（第 X 页）”）均在列；本篇旧版“要点速览”的内容已全部被本全译覆盖并取代。版权归 Infineon Technologies AG。

本篇与库内文档的关系

• 库内 01_规格书全译（下称“DS”）是芯片本体文档：功能描述式 1~10、配置参数表、电气特性表。本篇（下称“DG”）是“怎么用它设计一台 45 W USB-PD 适配器”的原厂设计指南：功率级设计流程（第 3 章）、参数整定代入数字例（第 5 章）、.dp Vision 操作规程（第 8 章）为 DS 所无。
• 与 04_典型应用与设计计算 的分工：03 的编号设计步骤（步骤 1~12）以本篇为母本逐条对应（DG 式 1~3、§3.3、§3.5、式 9/10、§5.2.2、式 13~15、§3.6 表 7/8、式 7/8 表 6 等）；本篇保留原文全部代入数字与原始叙述，03 补充本库推导（ZVS 绕组匝数选择逻辑、参数联动复核等）；05_设计要点_常见陷阱与故障排查 将本篇 §7 布局要点与 §3.5.4 SR 选型结论展开为排障流程。
• 公式重合处标注“与 DS 式 N 同源”：DG 式(9)/(11) ↔ DS 式(4)；DG 式(12) ↔ DS 式(10)；DG 式(17)/(18) ↔ DS 式(6)；Kvcs_offset 零点/梯度算法 ↔ DS 式(3)。其余（式 1~8、13~16、19、20）为 DG 独有的功率级/整定公式，DS 无对应编号式。
• 配置参数速查：本篇表 10（20 个参数）与 DS §7 配置参数表对应，默认值一致的项已在表 10 译注中标出。

译注（全文通则）：① 本译文已逐式与原 PDF 页面图形核对还原（式 4 的双倒数、式 7 分母 Ipk_sec²、式 8 根号内平方、式 17 的 2^−16、图 12 的 (V_HV/2)² 等提取拍平处均按原版式复位）；② 原文笔误照录并加译注，不代原文改正数值；③ 术语首次出现中英并注，此后用中文或原缩写；④ 全部代入数字例按原文保留，关键处附验算译注。

关于本文档（About this document，第 1 页）

范围与目的：本设计指南帮助客户用英飞凌最新 ZVS 数字控制器 XDPS21071 设计 45 W USB-PD 适配器，提供功率级设计、IC 参数设置、PCB 布局与 .dp Vision GUI 使用的指引。预期读者：需要用英飞凌数字控制 ZVS IC（XDPS21071）设计适配器的电源工程师；本指南还提供“理解损耗机理、做出高效率变压器设计”的洞见。

（原文第 1~2 页为目录，章节结构与本译文各章标题一一对应，不另译。）

第 1 章 摘要（原文 §1 Abstract，第 3 页）

英飞凌数字控制器 XDPS21071 是一款定频断续导通模式（Discontinuous Conduction Mode, DCM）零电压开关（Zero Voltage Switching, ZVS）反激（Flyback）控制器。本设计指南提供反激变换器的 ZVS 原理及相关参数设置，并以一台典型 45 W USB-PD 适配器的给定规格为例，给出功率级元件的逐步设计。设计方程可推广到其他功率等级。本指南还涵盖图形用户界面（Graphical User Interface, GUI）——.dp Vision 的安装与使用，客户将学会如何通过数字接口设置 IC 参数。

第 2 章 简介（原文 §2 Introduction，第 4~6 页）

2.1 IC 简介（§2.1）

XDPS21071[1] 是一款带内置高压（HV）启动单元的 ZVS 反激电流模式控制器。启动单元使 IC 在空载运行时的供电更高效、更灵活。控制器内的 DSP（Digital Signal Processor，数字信号处理器）如同芯片的控制核心，使其比传统混合信号硬件芯片“聪明”得多。带 ZVS 功能的 DCM 运行可在不同输入电压电平下使能，配合降频模式与可配置的突发模式功率，在全输入/负载范围内获得最佳效率。此外集成了 OTP（One-Time Programmable，一次性可编程）单元，提供一整套可编程参数，简化设计导入阶段。

2.2 引脚配置与说明（§2.2）

见原 PDF 图 1（第 4 页）：PG-DSO-12-20 封装引脚排布——1 ZCD｜2 MFIO｜3 GPIO｜4 CS｜5 HV｜6 HV｜7 HV｜8 HV｜9 GD1｜10 GD0｜11 VCC｜12 GND。引脚定义与功能见表 1。

表 1 引脚定义与功能（全表，第 4~5 页）

译注：¹⁾ GD1 为栅驱动输出，原表类型栏印作 “I”（疑为 O 之误），照录。²⁾ GND 为地，原表类型栏印作 “O”，照录。

2.3 产品亮点（§2.3）

• 集成 600 V 启动单元，快速启动并直接检测母线电压
• 面向 USB-PD 的自适应 CS（电流检测）补偿
• FFR 模式
• 高精度线性与负载调整率
• 初级侧输出过压保护（Over-Voltage Protection, OVP）
• 支持最低空载待机功耗
• 单脚 UART 配置接口

2.4 简化应用图（§2.4）

见原 PDF 图 2（第 5 页）：85…264 VAC 输入经 EMI 滤波与整流后接反激变压器初级（含 ZVS 辅助绕组与稳压管钳位），XDPS21071 各脚连接为 VCC、HV（母线检测）、ZCD（辅助/过零）、GD0（主管）、GD1（ZVS 管）、CS（分流电阻）、MFIO（光耦反馈）、GPIO、GND；次级经整流输出。

2.5 ZVS 原理（§2.5）

见原 PDF 图 3（第 6 页）：ZVS 反激的典型 PWM 时序与关键波形（曲线族 Vds_main 标注 Vds_spike、Vbulk+Vref、Vbulk、Vbulk−Vref、Vval_zvs；i_mag 标注 i_peak、i_res_pk、i_zvs_pk；栅信号 GD0、GD_SR、GD1；时刻 t0 t1 t2 t3 t4）。

初级 MOSFET 在 t0 关断后，同步整流（Synchronous Rectifier, SR）MOSFET 经短消隐时间延迟后开通。t1 时刻，退磁电流理想地降到零、SR MOSFET 关断，随后磁化电感 Lp 与等效电容 Ceqv 开始振荡。初级 MOSFET 的电压将从 Vbulk+Vref 振荡到 Vbulk−Vref。若辅助（ZVS）MOSFET 在 t2 开通——此时初级 MOSFET 处于谐振峰、磁化电流为零——则 i_mag 开始反向建立（负方向）。在这个受控的 ZVS 导通期内，初级 MOSFET 的 Vds 被钳位在 Vbulk+Vref。一旦峰值电流达到 i_zvs_pk，辅助 MOSFET 关断；由于该电流储存在磁化电感中且方向为负，它将继续沿该方向流动、泄放 Ceqv 中储存的能量。这一时段在 IC 内由可配置参数 t_ZVSdead 控制。于是在 t4，初级 MOSFET 漏极电压到达其最小值，此时开通初级 MOSFET——开通损耗显著降低，接近 ZVS。如图所示，该能量正比于 Vbulk，ZVS 导通时间亦然。

ZVS 脉冲的插入基于 nano-DSP 内核与存储器信息。IC 知道下一开关周期时长、ZVS 死区与 ZVS 脉冲导通时间，因此（假设主栅开通时间也固定），用开关周期减去这两部分，即得 ZVS 脉冲的起始点。当 CS 信号到达电流指令时，主栅的关断点也随之确定。

第 3 章 反激功率级设计（原文 §3 Flyback power stage design，第 8~15 页）

3.1 45 W 适配器系统规格（§3.1）

表 2 45 W 适配器系统规格（第 8 页）

表 2 给出标称 45 W 适配器的简化系统规格，只列选择功率级元件（母线电容、变压器与 MOSFET）所需的关键规格。

3.2 母线电容选择（§3.2）

见原 PDF 图 4（第 9 页）：整流桥后大母线电容（bulk capacitor）上的典型波形（标注 DC link voltage、Minimum DC link voltage、V_pk、V_bulkmin、D_ch = T1/T2、T1、T2）。T1 是整流桥二极管的导通时段：期间输入交流电压给母线电容充电，其余时段则由母线电容放电。母线电容的储能差等于输入功率乘以（T2 到 T1）时段〔译注：原文此句作 “output power times (T2 to T1)”，而式(3)实为 P_in，以式(3)为准〕。

导通周期按下式计算：

$$T_1 = T_2 \times \frac{\frac{\pi}{2} - \sin^{-1}\dfrac{V_{bulkmin}}{V_{pk}}}{\pi} \tag{1}$$

式中 T2 为整流正弦波的周期，即 T_line/2；V_pk 为交流输入峰值电压；V_bulkmin 为母线电容最低电压。

整流器关断期间母线电容放出的能量为：

$$C_{energy} = 0.5 \times C_{bulk}\left(V_{pk}^2 - V_{bulkmin}^2\right) \tag{2}$$

该能量应等于输入功率乘以关断时段，故有：

$$P_{in} \times (T_2 - T_1) = C_{energy} \tag{3}$$

联立式(1)、(2)(1)³⁾与(3)，在给定电网频率与交流输入电压下，固定其中一个变量即可求出母线电容值或最低母线电压。³⁾ 译注：原文即印 “(2)(1)”，疑为 “(2)” 笔误，照录。

本例取 Cbulk = 100 µF，按表 2 的功率要求，得表 3 所示的最低母线电压。

表 3 不同功率条件下 V_bulk 最低电压（第 9 页）

译注：表 3 末列 “Nominal”（标称）在原文无表头，照录。

取 100 µF 并考虑母线电容 −15% 容量降额，最低 V_bulk 85 V 出现在 90 V AC/47 Hz、2.25 A 负载时。我们假设 15 V/3 A 具有相近效率，故母线电容最低电压相同——因为匝比固定后 15 V_out 下反射电压较低，所以就 Bmax 设计而言 15 V/3 A 是变压器设计的最恶劣工况。

3.3 变压器设计（§3.3）

有了不同交流线电压/频率与输出功率下的最低母线电容电压信息，即可设计反激变换器的变压器。为充分优化性能，系统在低线（90 V AC/47 Hz）标称 45 W 下按**边界模式（boundary mode，即临界导通模式 CRM）**设计。由于栅驱动信号只在检测到过零（Zero Crossing, ZC）后才可用，过载时导通时间会加长、关断时间也随之加长，开关频率因此降低。变压器设计须保证磁通密度 Bmax 低于饱和水平，而线径只按标称功率选取以应对热问题。

文献 [2] 给出了临界模式运行下电感量的设计方法，相关方程为式(4)与式(5)：

$$L_p \cdot i_{pk}\left(\frac{1}{V_{bulk}} + \frac{1}{V_{refl}}\right) + 0.5 \cdot T_r = \frac{1}{f_{sw}} \tag{4}$$

译注：提取文本把式(4)压扁；经原 PDF 第 9 页图形核实为 L_p·i_pk×(1/V_bulk + 1/V_refl) + 0.5·T_r = 1/f_sw（导通期 + 退磁期 + 半个振荡周期 T_r/2）。验算：第 1 行 (1/85+1/140)×L_p·i_pk = 7.143−0.45 µs → L_p·i_pk = 354 µH·A，i_pk = 354/190 = 1.86 ≈ 1.87 A ✓；第 2 行 V_refl=105 → L_p·i_pk = 395 µH·A，/2.08 = 190 µH ✓。

$$0.5 \cdot L_p \cdot i_{pk}^2 \cdot f_{sw} \cdot \eta = P_{in} \tag{5}$$

译注：按表 4 数值代入式(5)左端 = 0.5×190 µH×1.87²×140 kHz×0.97 ≈ 45.1 W，更接近 P_out（45 W）而非 P_in = P_out/η ≈ 46.4 W；原文将含 η 的左端记作 P_in，口径照录。

表 4 给出：20 V 输出时计算电感为 190 µH、峰值电流 1.87 A；恒功率应用下 15 V 输出时峰值电流 2.08 A——最恶劣工况为 15 V/3 A 负载。

表 4 计算电感与峰值电流（第 9~10 页）

译注：V_refl（反射电压）= V_out × 匝比 7（20×7=140、15×7=105）；§2.5 波形标注用 “Vref”、式(4)/表 4 用 “Vrefl”，同指反射电压。

下一步是根据选定的磁芯形状/材料与 Bmax 决定变压器匝数；磁芯损耗与铜损是主要考量。

$$B_{max} = \frac{L_p \cdot i_{pk}}{N \cdot A_e} \tag{6}$$

式(6)给出 DCM 下的磁通密度增量（即峰值磁通），其中 N 为变压器初级匝数，Ae 为磁芯有效截面积。

表 5 给出基于所选 EIQ25 磁芯、不同输出电压下标称功率的峰值电流与最大磁密。这表明：若按 CRM 设计 20 V/2.25 A，则 15 V/3 A 负载时会进入降频模式以保持 CRM；若按 CRM 设计 15 V/3 A，则 20 V/2.25 A 负载会深入 DCM。最终须在两种设计取向之间权衡效率、比较热性能后做出取舍。

表 5 不同输出电压下的峰值电流与 Bmax（第 10 页）

译注：验算 190 µH×1.87/(14×89 mm²) = 0.285 T ✓；190 µH×2.08/(14×89 mm²) = 0.317 T ✓。

3.4 输出电容选择（§3.4）

选择输出电容值的考量之一是纹波要求。规定的纹波为 150 mV，由两部分组成：一是对输出电容的充电电流分量；二是由电容 ESR（等效串联电阻）主导的分量。见原 PDF 图 5（第 11 页）：反激变换器对输出电容的充电电流与输出纹波（I_sec 三角波叠加负载 I_o，阴影 ΔQ 为充电电荷区，V_o 纹波 ΔV_o，时段 DTs 与 (1−D)Ts）。

第 1 部分纹波按下式计算：

$$\Delta V_{o\_1} = \frac{\Delta Q}{C} = \frac{(I_{pk\_sec} - I_o)^2 * I_o * T_{sw}}{I_{pk\_sec}^2 * C} \tag{7}$$

译注：提取文本分母 “Ipk_sec 2 * C” 经原 PDF 第 10 页图形核实为 Ipk_sec²×C（2 为上标）。验算：(14.56−3)²×3×7.143 µs/(14.56²×1010 µF) = 13.4 mV ≈ 表 6 的 13.3 mV ✓。

第 2 部分纹波按下式计算：

$$\Delta V_{o\_2} = esr \cdot I_{ac} = esr \cdot \sqrt{i_{pk}^2 - i_o^2} \tag{8}$$

总输出电压纹波为 ΔVo_1 与 ΔVo_2 之和。

表 6 15 V/3 A 下的输出纹波计算（第 11 页）

表 6 显示总纹波为 (13.3 + 118.3) = 131.6 mV，满足要求。选用的输出电容为聚合物（polymer）电容 330 µF/25 V 与 680 µF/25 V。

译注（存疑项）：① 表 6 标题为 15 V/3 A，但 T_sw = 7.143 µs 对应 140 kHz（表 4 的 20 V 工况频率；15 V CRM 为 113 kHz、T_sw = 8.85 µs），照录，「待核实」；② I_AC = 4.38 A 的取值口径原文未明示——按式(8)字面以 I_pk_sec=14.56 A、I_o=3 A 直代得 14.25 A，与 4.38 A 不符；按交流分量定义 I_AC = √(I_rms²−I_DC²)（三角波脉冲）计算约 4.5 A，与 4.38 A 亦略有出入；ΔV_o_2 = 27 mΩ×4.38 A = 118.3 mV 与表值自洽。

3.5 MOSFET 选型（§3.5）

3.5.1 初级 MOSFET（§3.5.1）

超结（superjunction, SJ）MOSFET 是当今 AC-DC 变换常用的耐高压分立器件。最新 CoolMOS™ P7[3] 技术具有最佳的 Qg×Rds(on) 品质因数（Figure-of-Merit, FOM）和快速关断速度，可降低关断损耗，最适合本设计。〔译注：原文此处引用 [3]，而参考文献 [3] 为 Erickson《Fundamentals of Power Electronics》教材，疑指向有误，照录。〕

基于变压器设计（匝比为 7），可按下式估算初级 MOSFET 的最大电压应力。选管时降额是最重要的考量：

$$V_{ds} = V_{in} + V_{clamp}$$

稳态最大电压额定值出现在最高输入 RMS 交流电压处，即 264 V AC：

V_ds = 265 × 1.414 + V_clamp = 90% 降额；采用 700 V MOSFET 时，V_clamp 应保持在 255 V DC 以下。〔译注：行文先写 264 V AC、代入用 265，照录；374.7+255 ≈ 630 V ≈ 0.9×700 V ✓〕

这意味着合理设计吸收（snubber）电路很重要——此处 ZVS 拓扑仍存在由漏感能量引起的关断尖峰。

初级 MOSFET 的另一选型考量是 Rds(on)：低线时导通损耗通常是主要矛盾（最恶劣工况），故优选低 Rds(on) MOSFET；但其 Coss 更大，对传统硬开关甚至 QR 反激意味着高线时更大的开通损耗。有了 ZVS 技术，现在可以选择低 Rds(on) MOSFET 优化导通损耗、同时保持高线低损耗。

众所周知，不同 MOSFET 有不同的 Rds(on) 与 Qoss 组合，Qoss 需要辅助绕组提供一定能量来泄放。这同样是系统优化中“获得的损耗”与“耗散的损耗”之间的折中。

下面估算 230 V AC 下储存在 MOSFET 结电容中的损耗：考虑反射电压 140 V DC，初级 MOSFET 的 Vds 平台为 230×1.414 + 140 = 465 V DC。查 IPD70R360P7S 数据手册 Coss 曲线：从 465 V DC 到 50 V DC，Eoss 的变化量为 (2.15 − 0.9) µJ，按 140 kHz 开关频率，功率损耗为 Eoss×F_sw = 1.25×140 = 175 mW。注意到从 50 V DC 到零，Eoss 约 0.9 µJ——即从 50 V 放电到零还需 126 mW。所以从效率考虑，初级 MOSFET 的最优开通点并非真正的零电压——对 CoolMOS™ 而言应在 50 V DC 附近。

见原 PDF 图 6（第 12 页）：IPD70R360P7S 的 Eoss 曲线（“Diagram 16: Typ. Coss stored energy”，横轴 V_DS 0~700 V，纵轴 E_oss 0~4.0 µJ）。基于上述考量，选用 IPD70R360P7S。

初级 MOSFET 在 15 V 输出、3 A 负载、100℃ 结温下的导通损耗为：

$$P_{cond} = i_{rms}^2 \cdot R_{dson} = \left(\sqrt{D/3} \cdot i_{pk}\right)^2 \cdot R_{dson} = \left(\sqrt{0.53/3} \cdot 2.08\right)^2 \cdot 0.522 = 0.399\,W$$

译注：原 PDF 第 12 页将平方置于整个括号之上；√(0.53/3)×2.08 = 0.874，平方×0.522 Ω = 0.399 W ✓（D = t_on/T_sw ≈ 0.53，R_dson = 0.522 Ω 为 100℃ 值）。

3.5.2 ZVS MOSFET（§3.5.2）

变压器初级侧有一个附加绕组（ZVS 绕组）：通过控制 ZVS MOSFET 的导通时间，该绕组提供泄放初级 MOSFET 等效 Coss 所需的能量。所设计的变压器匝比 N_pz = N_p:N_ZVS = 14:1，因此该 MOSFET 的 Vds 应力可按 V_inmax/N_pz + V_ZVS = 374 V/14 + 10 V = 36.7 V 计算。由于此 MOSFET 只处理低能量，可选用小信号 MOSFET——这里选择 BSL606SN。

3.5.3 SR MOSFET（§3.5.3）

次级侧 SR MOSFET 选用 OptiMOS™ 5 系列，选型时兼顾最佳的 FOM_gd 与 FOM_OSS。基于匝比 N_ps = 14:2，MOSFET 电压额定值为 374 V/7 + 20 = 73.4 V。由于初级侧做 ZVS 开通，ZVS 模式下输出 SR MOSFET 几乎看不到电压尖峰，故可选 100 V 额定电压——这里选择 BSC0805LS。

次级 SR MOSFET 的 RMS（root-mean-square，有效值）电流为：

$$i_{rms} = \sqrt{D_{off}/3} \cdot i_{pksec} = \sqrt{0.43/3} \cdot 2.08 \cdot 7 = 5.51\,A$$

SR MOSFET 的导通损耗为：i_rms²·R_dson = 5.51²×0.009 Ω = 0.273 W。

3.5.4 SR IC 选型（§3.5.4）

ZVS 脉冲开通时，SR 的 V_ds 也会被拉到零电压以下。这容易误触发 V_ds 直接检测型 SR IC，见原 PDF 图 7（第 13 页）：V_ds 直接检测 SR 控制器下的 SR 栅信号（示波器截图，通道：ZVS FET V_gs、SR FET V_ds、SR FET V_gs——ZVS 脉冲处 SR 栅出现误开通窄脉冲）。而使用电压伏秒平衡（voltage balance）型 SR IC（见原 PDF 图 8，第 13 页：伏秒平衡 SR 控制器下的 SR 栅信号，通道含 I_sec 次级电流），得益于其 SR arming（布防）功能，ZVS 脉冲不会误触发 SR 栅极。若使用直接检测型 SR IC，其最小导通时间须设为最小值，例如 50 ns。

译注：本节是 XDPS21071 与次级 SR 控制器配合的关键选型结论——ZVS 脉冲期间次级 V_ds 被主动拉负，直接检测型 SR 会误开通；详见 04 篇陷阱 2。

3.6 吸收电路设计（§3.6）

初级 MOSFET 关断时，储存于漏感中的能量会在漏极节点造成显著振铃，必须加以钳位，使 MOSFET 保持在安全工作范围内。见原 PDF 图 9（第 14 页）的稳压管钳位（Zener clamp）电路：轻载时稳压管永不导通、没有 RCD 吸收电路的电阻损耗，故轻载效率高——这是 65 W 演示板所用的吸收电路。〔译注：图 9 元件位号——C31 2.2 n/600 V X7R 钳位电容、ZD31/ZD30 62 V/500 mW 稳压管两只串联、R35 1.1 k、R34 3 Ω、D30（SIM 1000 V 1A）、C36 N.A.，标注 I_z（入钳位电流）与 I_clamp。〕

一般而言，进入吸收回路的能量即漏感储能；随 D1（吸收二极管）类型不同，损耗也不同。由于反向恢复特性，进入钳位电容的电流可以返回输出侧，部分能量会回馈到输入或输出。

见原 PDF 图 10 与图 11（第 15 页）：MOSFET 关断时的吸收电流与钳位电压波形（图 10 通道：Ch3 V_D31~ 钳位电压、Ch4 V_R34~ I_clamp，注记 “Most of the energy flow out of the snubber ckt”；图 11 通道：Ch4 V_C31~ 钳位电压、Ch3 V_R35~ IZ；两图均含 Detail 放大框）。实际上存在吸收二极管的反向恢复（图 10）：流入吸收电容的电流并非全部耗散；恢复时间越长，可达到的损耗越低。

表 7 给出关断期间进入吸收回路能量的计算结果，约 1.16 W。图 10 还清晰显示：吸收二极管电流转为负方向后，钳位电压开始回落——这说明进入回路的能量并未全部损耗，钳位电压得以回到稳态。由于电流反向，这条电流通路只能经变压器次级绕组同名端流出、其中部分流向输出——所以这部分能量并未完全耗散。

表 8 给出基于实测波形的稳压管钳位损耗，按 0.5×I_z×V_Zener_clamp×时长×F_sw 计算，稳压二极管仅耗散 21 mW。

表 7 进入吸收回路的能量（第 14 页）

译注：验算 0.5×2.2 nF×(151²−123²)×137 kHz = 1.156 W ✓。

表 8 稳压二极管中的功率损耗（第 15 页）

译注：验算 0.5×23 mA×130 V×105 ns×137 kHz = 21.5 mW ✓。

第 4 章 控制框图（原文 §4 Control diagram，第 16 页）

见原 PDF 图 12（第 16 页）：XDPS21071 总体控制框图。图中要素：次级反馈 V_o_feedback 与 V_ref 送入 PID → V_MFIO；经 S&H（按 F_sw 采样、LEB 后约 1 µs 采样时间）后由 8-bit ADC（0~2.4 V 对应 0~255）转换；频率律框“Freq law, Vcs(0.1–0.6 V) vs VMFIO (0.4–2.4 V, 43–255)”给出峰值电流指令；减去 Vcs_offset 与 PDC_corr（V_bulk×K_pdc/65536）及 Slope drop 后经 8-bit DAC 转回模拟量与 V_cs 比较，生成 GD；上方为保护支路（Vcs_limit：HV 202 / LV 255）；底部注明 T_sample_period = (V_HV/2)²/256×100 µs、T_sampling pulse = 3 µs（含 ADC 转换时间 1 µs）。

次级侧控制反馈信号经光耦送入 MFIO 脚，每个开关周期在前沿消隐（Leading-Edge Blanking, LEB）时间后采样，并由 8-bit ADC 转换为数字量（耗时约 1 µs）。基于该 MFIO 值，从频率律参考表查出频率与峰值电流；该值与 CS 限值比较以判断是否到达最大功率——若到达，经过 5 ms 消隐时间后，IC 进入过载保护。

若未到达，数字 CS 信号先扣除 V_CS 偏移、PDC 校正与斜坡跌落（slope drop），再送入 8-bit DAC 转回模拟信号，与 CS 分流电阻上的电压比较，构成经典电流模式控制。

V_CS 偏移值基于输出电压计算——不同输出电压下最大可用电流指令不同，因而最大输出功率不同。计算细节见 5.2.2。

传播延迟补偿（propagation delay correction）用于补偿随 CS 信号压摆率变化的传播延迟。例如 P_DC = V_in/L_p × T_delay〔译注：式中印 V_in、行文称 “where Vbulk is the bulk capacitor voltage”，符号不一致、同指母线电压，照录〕，其中 L_p 为主电感，T_delay 包含 IC 内部（约 100 ns）与外部 MOSFET 关断延迟。详细计算见 5.6。

电流指令路径上还有斜坡跌落补偿：斜坡跌落自 0.4375 占空比起：越过该点后，IC 电流指令以 84 mV/µs 的压摆率下降。这对 CCM 运行工况很重要，DCM 设计不需要。

第 5 章 IC 参数设置（原文 §5 IC parameter settings，第 17~21 页）

5.1 HV 脚相关参数与功能（§5.1）

HV 脚提供启动与母线电容电压检测。检测到的电压信息用于输入功率估算与 ZVS 导通时间调整。吸合/掉电功能同样取自 HV 脚，但依据的是电流电平。

内部 600 V 耗尽型启动单元向 VCC 脚提供充电电流。充电电流按下式计算：

$$i_{hv}(t) = \frac{V_{bulk} - V_{cc}(t)}{R_{hv}}$$

可见在 HV 脚外接电阻固定时，充电电流与输入交流线电压成比例变化。

所需启动延迟时间是把 VCC 电容充到 V_CCcon 阈值 20.5 V 所花的时间：

$$t_{delay} = C_{vcc} \cdot \frac{V_{cc}}{i_{hv} - i_{lk}}$$

其中 i_lk 为上电前 HV 脚漏电流（数据手册规格给出，典型约 30 µA）。

当 VCC 高于 9 V 时：若流入 HV 脚的电流大于 1.156 mA，IC 开始开关；若电流低于 0.443 mA，IC 将在 1.06 ms 后停止开关。

由这些电流限值与 100 kΩ 的 HV 脚电阻，可得吸合电压：V_brownin = I_hvbi×R_hv + I_hvbi×1.49 = 1.156 mA×(100 kΩ + 1.49 kΩ) = 117.32 V DC。掉电电压：V_brownout = I_hvbo×R_hv + I_hvbo×0.99 = 0.443 mA×(100 kΩ + 0.99 kΩ) = 44.7 V DC。

V_bulk 的其他用途：调整 ZVS 导通时间与输入功率估算。仅凭流入 HV 脚的电流还不足以还原电压信息——电压还取决于外接的 HV 脚电阻；IC 按默认 100 kΩ 计算 V_bulk。

5.2 ZCD 脚相关设置与功能（§5.2）

5.2.1 输出 OVP 功能（§5.2.1）

ZCD 脚在 DCM 中提供过零检测、在关断期提供输出电压检测。初级 MOSFET 导通期间该脚负电压被钳位到 −0.2 V。

$$V_{zcd} = \frac{N_{aux}}{N_s} \cdot \frac{R_l}{R_h + R_l} \cdot V_o < V_{oovpthr} \tag{9}$$

$$i_{zcd} = \frac{-0.2 + \dfrac{N_{aux}}{N_p} V_{bulk}}{R_h} \leq 4\,mA \tag{10}$$

译注：式(9)与 DS 式(4)（V_o = V_zcd×N_SEC/N_AUX×(R_zcdL+R_zcdH)/R_zcdL）同源（同一分压关系的正向/反向）；式(10)为初级导通期 ZCD 脚负压钳位（−0.2 V）下的出脚电流限制，与 DS 的 V_ZCDclp 钳位描述同机理。

R_h 决定流出 ZCD 脚的电流，其取值基于所设计的 N_aux 与 N_s。先按 ZCD 脚电流限值选 R_h；R_h 按 OVP 要求与 V_ZCD OVP 阈值确定后，再计算 R_l。

基于 N_aux = 2、N_p = 14、V_bulk = 374 V，由式(10)：R_h ≥ 13.4 kΩ，这里选 39 kΩ。〔译注：验算 (2/14×374 − 0.2)/4 mA = 53.2 V/4 mA = 13.3 kΩ ✓〕

下一步按式(9)与 OVP 要求决定 R_l：N_s = 2、R_h = 39 kΩ、V_outovpthr = 2.75 V、V_outovp = 21.7 V，得 R_l = 5.6 kΩ。〔译注：验算 21.7×5.6/(39+5.6) = 2.72 V ≤ 2.75 V ✓〕

为滤除 ZCD 脚噪声，可在低侧电阻上并联一只小电容，如 10 pF。

5.2.2 基于 V_ZCD 的 V_CS 偏移（§5.2.2）

ZCD 电压对应输出电压（见原 PDF 图 13，第 18 页：基于 V_ZCD 电压的 V_CSoffset 补偿——纵轴 V_zcd，自 V_zcd_zero_point 沿斜率 K_vcs_offset 线性下降至 V_zcd_lowV 对应最大补偿量 V_CS_offset）。

该补偿的目的是：对不同输出电压降低电流指令，从而降低最大允许功率。当系统按最高电压满功率整定时，该特性对可变输出电压应用尤其重要——可在较低输出电压下降低功率，以满足限功率电源（Limited Power Supply, LPS）要求。

ZCD 脚电压范围为 1.2 V 至 2.8 V，输入范围 1.6 V；增益 1.5，ADC 输入电压为 2.4 V，内部经 8-bit ADC 转换为数字量。

计算流程：先定 V_ZCD 的零点——高于该阈值无补偿；其次按目标补偿值计算 K_vcs_offset。输出电压：

$$V_{zcd\_zeropoint} = \frac{R_l}{R_l + R_h} \cdot \frac{N_{aux}}{N_s} \cdot V_{o\_zero\_point} \tag{11}$$

译注：式(11)与 DS 式(4)同源（互为反推）；Kvcs_offset/零点数字量的算法与 DS 式(3)（V_csoffset = K×(V_zcd−V_zcd_zero_point)/65536）配套。

这里取 V_o_zero_point = 13.5 V；已知 R_l = 5.6 kΩ、R_h = 39 kΩ、N_aux = 2、N_s = 2，得 V_ZCDzeropoint = 1.7 V。数字量 V_ZCD_dig_zeropoint = (V_ZCDzeropoint − 1.2) × 1.5/2.4 × 255 = 79——该参数可在 .dp Vision GUI 中设置。

其次决定目标补偿值：例如 V_ZCD = 1.2 V 时补偿 80 mV，则补偿数字量 V_cs_dig = 80 mV/0.6 V × 255 = 34；然后 K_vcs_offset = V_cs_dig/(0 − V_ZCDzeropoint) × 65535 = 28240，该斜率同样是 .dp Vision GUI 的可配置参数。

译注：按式直算 34/79×65535 ≈ 28205，原文印 28240（疑数字换位笔误），照录；表 10 中该参数默认值为 28000（与 DS 默认一致）。

5.3 栅驱动相关设置与功能（§5.3）

两个栅驱动为双环控制：外部电流环、内部电压环。默认源电流 0.15 A、钳位 10 V；灌电流限值 0.5 A。与传统的电压源型驱动器不同，只需一只栅电阻来限制灌电流；一般用 10 Ω 以下的电阻，按关断损耗与关断速度的折中整定。

译注：本节数值与 DS 电气特性口径不同（DS：I_GD1HPKSRC = −118 mA/GD0 典型 −35 mA、V_GDxH = 10.5 V、R_GDxLSNK ≤ 6.5 Ω），以 DS 为准。

GD0 是初级 MOSFET 的栅驱动，GD1 是 ZVS MOSFET 的栅驱动。GD1 的导通时间由一个可配置参数决定；该参数必须整定，因为寄生电容取决于初级 MOSFET 与 SR MOSFET 各自的 Coss 以及变压器的寄生耦合电容。

$$t_{GD1on} = \left(BULK\_VOLTAGE(V) \cdot \frac{3200}{65536}\right) \cdot 15.8\,ns + T_{ZVSoffset} \tag{12}$$

译注：式(12)与 DS 式(10)同源；DS 版式为 t_GD1on = (BULK_VOLTAGE·K_zvsonfactor/65536)×15.15 ns + 31.6 ns（K_zvsonfactor 默认 3200），常数印刷略有出入（15.8/T_ZVSoffset vs 15.15/31.6），照录。

Bulk_voltage 经 HV 脚测量、按 100 kΩ HV 脚电阻自动决定。ZVS_TON_FACTOR（表 10 中为 kZVSonfactor）即整定期望导通时间的参数。式(12)表明导通时间从低线到高线逐步加长。

磁化电感中储存的能量须大于初级 MOSFET 等效电容能量，才能完成泄放：

$$0.5 \cdot L_p \cdot i_{neg}^2 > 0.5 \cdot C_{eqv} \cdot V_{ds}^2 \tag{13}$$

$$i_{zvs\_pk} = \frac{N_p}{N_{zvs}} \cdot \frac{V_{zvs}}{L_p} \cdot t_{GD1on} \tag{14}$$

所需死区时间为：

$$t_{dead} = \frac{Q_{oss}}{i_{zvs\_pk}} \tag{15}$$

另有一个可配置参数，可整定为不同的死区时间（即表 10 的 tZVSdead）。

5.4 MFIO 脚相关参数（§5.4）

MFIO 脚为 IC 提供反馈信息。基于 MFIO 脚测得的电压，IC 查参考表得到期望的频率与限流指令。最大频率可配置，客户可在磁芯尺寸/形状受限的情况下微调系统效率。

见原 PDF 图 14（第 20 页）：频率律配置（上：f_SW(V_MFIO) 折线，设定点 A/B/C/D 与模式区 ABM/DCM1/DCM2/DCM3/CRM，横轴标注 V_MFIOBMEN、V_MFIOC、V_MFIOB、V_MFIOmax；含“Freq clamp at special condition”频率钳位段与“Start of CRM operation depending on V_Bulk”箭头；下：V_CSPK(V_MFIO) 折线，V_CSmax/V_CSC/V_CSmin 与 A/C/B/D 各点；图注 MULTIMODE_FREQLAW）。

5.5 VCC 脚相关参数（§5.5）

VCC 提供 IC 工作电压；VCC 跌破 7.2 V 时有欠压锁定（Under-Voltage Lockout, UVLO）保护。VCC 高于 9 V 时吸合功能激活。VCC 另有 VCC OVP 功能。

5.6 CS 脚相关参数（§5.6）

CS 脚的主功能是电流模式控制与 OCP（过流保护）。电流指令受传播延迟补偿、V_CS 偏移与斜坡跌落补偿影响，这些参数可针对不同系统加以整定。

电流指令由式(16)给出：

$$CS\_OCP1LVL = (I_{pk}) - PDC\_Correction - V_{cs}offset - slopedrop \tag{16}$$

$$PDC\_Correction = INT(2^{-16} * PDC\_FACTOR * V_{bulk} + PDC\_OFFSET) \tag{17}$$

其中 PDC_FACTOR 与 PDC_OFFSET 是两个经 .dp Vision 配置的传播延迟相关参数。

$$PDC\_FACTOR = \frac{R_{CS} \cdot t_{PD}}{L_p \cdot V_{CSlsb8}} \cdot (2^{16} - 1) \tag{18}$$

$$PDC\_FACTOR = \frac{R_{CS} \cdot t_{PD}}{L_p \cdot V_{CSlsb8}} \cdot (2^{16} - 1) = \frac{0.25\,\Omega \cdot 352\,ns}{190\,\mu H \cdot 2.34\,mV} \cdot 65535 = 13000 = 32C8h$$

PDC_correction = 13000×85 V/65535 = 17 bits，每 bit 2.34 mV，故 PDC 引起的 V_CS 降幅为 2.34 mV × 17 = 40 mV。〔译注：13000×85/65535 = 16.86，严格 INT 取整应为 16，原文按四舍五入取 17，照录。〕

式中 R_CS 为电流检测电阻；t_pd 为传播延迟（含内部比较器延迟与外部关断延迟）；L_p 为主电感量；V_cslsb8 为 CS 信号 DAC 的最低有效位（LSB）。

斜坡补偿引起的跌落按下式计算：

$$slopedrop = (D_{on} - 0.4375) * T_{sw} * 84\,mV/\mu s \tag{19}$$

取 D_on = n×V_out/(V_bulk + n×V_out)、n = 6、V_out = 20 V、V_bulk = 85 V、T_sw = 7.14 µs，斜坡补偿引起的 V_cs 跌落为 (0.5853 − 0.4375)×7.14×84 = 89 mV。〔译注：此处 n = 6 与前文匝比 7 不同——按 n=6 反射电压 120 V；若按表 4 的 140 V 则 D_on = 0.622、跌落约 111 mV。原文口径照录。〕

由于低线最大 V_CS 为 0.6 V，故 R_CS = (600 mV − 40 mV − 89 mV)/I_pk = 0.471 V/2.08 A = 0.23 Ω。

从计算流程可见：PDC 计算受 R_CS 影响，而 R_CS 本身要到最后才确定；传播延迟也需标定；峰值电流计算还受效率假设等影响——所以 R_CS 须按实测结果微调，以贴合真实设计。45 W 参考板最终选 R_CS = 0.25 Ω。

译注：式(16)~(19) 与 DS 的 PDC 机理同源——DS 式(6)（V_CSPD = (R_CS/L_Pri)·t_PD·V_Bulk）为其模拟量原型，式(17)/(18) 是其 16-bit 数字实现口径；式(16) 的扣减次序与 DS §4.2.1.3（Vcs offset 扣减）一致。

第 6 章 突发模式运行（原文 §6 Burst mode operation，第 22 页）

为保持轻载效率，IC 需让系统工作在突发模式。XPDS21071¹⁾将停止内核引擎并依反馈电压（反映负载信号）降低功耗。V_MFIO 的进入电平随 ZCD 电压不同而不同：表 9 给出不同输出电压下的不同突发模式进入电平。不同的 MFIO 电压对应（经频率律映射的）不同峰值电流，因此三个不同输出电压对应的突发进入功率会相应变化。

¹⁾ 译注：原文印 “XPDS21071”，应为 XDPS21071，照录。

基于 N_aux = 2、N_s = 2、ZCD 分压 R_h = 39 kΩ、R_l = 5.6 kΩ：V_out = (R_h + R_l)/R_l × V_ZCD × N_s/N_aux，故 V_ZCD = 2.152 V 对应 V_out = 17 V；V_ZCD = 1.723 V 对应 V_out = 13.7 V。〔译注：验算 (44.6/5.6)×2.152 = 17.1 V ✓、×1.723 = 13.7 V ✓。〕

进入功率不同的原因之一是不同输出电压效率不同；同时突发模式运行中的突发设置对各输出电压都相同，所以调整突发进入电平是必要的。

表 9 每 V_ZCD 的突发模式进入电平（第 22 页）

译注：条件栏 BMEN2 上限 2.512 V 与 BMEN3 下限 2.152 V 不衔接（正文只给出 2.152 V↔17 V、1.723 V↔13.7 V 两组对应；2.512 V 恰对应 20 V 满输出），疑有一处笔误，照录，「待核实」。

突发模式运行功率定义如下：

$$P_{bst} = 0.5 * L_p * I_{pk}^2 * F_{bst} \tag{20}$$

取默认突发模式 V_CS = 0.128 V，峰值电流为 0.128 V/0.25 Ω = 0.512 A，f_bst = 50 kHz；已知电感量即可算出突发模式功率。〔译注：验算 0.5×190 µH×0.512²×50 kHz ≈ 1.25 W。〕

第 7 章 PCB 布局要点（原文 §7 Tips on PCB layout，第 23 页）

原则上有两个关键开关环路，须尽可能小：一是母线电容 V+ → 变压器绕组 → Q30 → R_sense → 母线电容 V− 的初级环路；二是**次级变压器绕组 → 输出滤波电容 → Q100（SR MOSFET）**的次级整流环路。

XDPS21071 的接地须以**星形接地（star ground）**接到母线电容负端 V−：ZCD 绕组的地应先接到滤波电容 C50，然后其他所有引脚的地先汇到 IC 的地、再接到 C50 的地。

见原 PDF 图 15（第 23 页）：系统布局建议（框图示 90 VAC~265 VAC 输入、EMI Filter、V+/V−、吸收 ckt、D100、Q100、Vout = 20V、AUX/ZCD 支路 R51/R52 与 C50、RHV、ZVS 支路 U200、Q30 与 R37/Rsense、C61、Q60、Comp. network、U3（XDPS21071：HV/VCC/ZCD/GD0/CS/GPIO/GD1/MFIO/GND 各脚））。〔译注：图中 IC 位号印作 “XDPS20171”，应为 XDPS21071，照录。〕

第 8 章 .dp Vision 的使用（原文 §8 Usage of .dp Vision，第 24~28 页）

8.1 .dp Vision 的安装（§8.1）

客户可按以下安装说明在自己的计算机上安装用户界面 .dp Vision：

1. 从文件夹安装最新的 .dp Vision_2.0.9.4（双击 “dpVision_2.0.9.4.msi”）。
2. 用 VCC、UART 与 GND 引脚把 IFX IDP21071 样品连接到 dpIFGen2 接口板。见原 PDF 图 16（第 24 页）：dpIFGen2 接口板（侧视图）。
3. 用随附 USB 电缆把 dpIFGen2 接口板连接到笔记本电脑 USB 口，双击 “dpVision.exe” 或下方图标打开 .dp Vision GUI。见原 PDF 图 17（第 24 页）：.dp Vision 图标。
4. 经菜单 File → Open → 浏览到文件夹 ......dpVision\Parameters，打开 “XDPS21071_with_assistant_trials_rev1.07.csv”。见原 PDF 图 18（第 25 页）：Power Device On/Off 按钮与设备状态。
5. 按下 “Power Device On/Off” 按钮，“Device Status” 应变绿。见原 PDF 图 19（第 25 页）：Power Device On/Off 按钮与设备状态。〔译注：图 18 与图 19 标题在原文完全相同，照录。〕
6. 按下 “Test Configuration Set” 按钮，参数值即加载进样品（原文印 “IDP2105 sample”，疑为 IDP21071/XDPS21071 笔误，照录），应用固件开始运行。
7. 在 “Value” 栏修改参数。见原 PDF 图 20（第 26 页）：Value 栏。
8. 修改参数会激活 “Save Configuration Set” 按钮。保存配置后再次按 “Power on/off” 按钮、点击 “Test Configuration Set”，把新配置集加载进芯片 RAM 区；再点击 “Functions/Burn Configuration Set”，把新配置集烧写进 OTP 存储器。见原 PDF 图 21（第 26 页）：“Save Configuration Set” 按钮。
9. 有关 .dp Vision 参数设置的细节，请按 “Help” 查看 .dp Vision 用户手册。见原 PDF 图 22（第 27 页）：“Help” 按钮（截图显示 Infineon Technologies AG .dp Vision V2.0.9.4 Build 27022019173411，FW: V1.2.0、HW: 2107、Calibrated: Yes、Status: 0x0000）。

8.2 用 .dp Vision 设置参数（§8.2）

原文：表 8¹⁾ 列出客户经 .dp Vision 可配置的全部参数。主要参数的设置已在本设计指南中详细说明。点击每个参数名会显示其说明与配图；经 “Help” 按钮还可获取用户手册。¹⁾ 译注：原文作 “Table 8”，实为表 10，照录。

表 10 可配置参数（全表，第 27~28 页）

译注：①“分组”列按原表左列组名照录，前三块（PDC/LEB/ZVS/栅驱动）原文无组名；② t_CSLEB = 269 ns、t_ZVSdead = 220 ns、k_ZVSonfactor = 3200、PDC_FACTOR = 13000、K_VCS_offset = 28000、V_CS_offset_V_zcdzeropoint = 79、V_cs_bst = 0.128 V、Freq_bst = 50 kHz、f_clamp = 105 kHz 均与 DS 配置参数表默认值一致；t_ocp2 = 600 ns 与 DS 的 t_CSOCP2BL = 616.2 ns 略异，照录；③ 默认值栏 “13000d/0d” 的 d 为十进制（decimal）标记，照录。

第 9 章 参考文献（原文 §9 References，第 29 页）

1. XDPS21071 2.0 datasheet（即库内 01_规格书全译 所据文档）
2. Design tips for Flyback converters using the quasi-resonant PWM controller ICE2QS01，http://www.infineon.com/dgdl/ANPS0005-ICE2QS01-V11-14122011.pdf?fileId=db3a30432f91014f012fb9a251d750c4
3. Robert W. Erickson, Fundamentals of power electronics, second edition

修订历史（原文 Revision history，第 30 页）

表（修订历史）

（原文末页为商标声明与免责声明：所有引用的产品/服务名称与商标归其各自所有者所有。本文档信息仅作为产品实现的提示，实施前须在真实应用中验证全部功能与技术信息；Infineon 不承担任何明示或默示的担保与责任。详见原 PDF 第 31 页。）

译者附注（全库视角）

1. 本篇不可替代的四块内容：① §3 功率级设计全流程的原厂代入数字例（母线电容→变压器→输出电容→三管→吸收，全部数值可复算）；② §3.5.1 的 Eoss 最优开通点分析——CoolMOS 的最优开通点约 50 V DC 而非零压（465→50 V 段 175 mW vs 50→0 V 段 126 mW），这是 ZVS 收益边界的量化依据；③ §3.5.4 SR 控制器与 ZVS 脉冲的兼容性选型（伏秒平衡/arming 型才不误触发，直接检测型须最小导通时间 50 ns）；④ §5.6 的 R_CS 闭环整定流程（PDC 依赖 R_CS、须实测回标，计算值 0.23 Ω→实取 0.25 Ω）。
2. 与 DS 公式的同源对照（DG 式号 → DS 式号）：式(9)/(11) → DS 式(4)；Kvcs_offset 零点/梯度算法 → DS 式(3)；式(12) → DS 式(10)（常数印刷差异见式下译注）；式(17)/(18) → DS 式(6)（16-bit 数字实现）；式(16) 扣减次序 → DS §4.2.1.3/§4.2.3 机理。
3. 原文笔误清单（均照录并加译注）：§3.2 “equations (1), (2)(1) and (3)”；表 1 GD1 类型 “I”（疑为 O）、GND 类型 “O”；§4 “P_DC = Vin/Lp×Tdelay” 与行文 Vbulk 符号不一致；§6 “XPDS21071”；§8.1 步骤 6 “IDP2105 sample”；§8.2 首句 “Table 8”（实为表 10）；图 15 位号 “XDPS20171”；表 9 条件栏 2.512 V 与 2.152 V 不衔接；§5.2.2 Kvcs_offset = 28240（按式 ≈28205）；§3.5.1 行文 264 V AC、代入 265；参考文献 [3]（Erickson 教材）被引于 CoolMOS P7 论述处；表 6 标题 15 V/3 A 而 T_sw = 7.143 µs（对应 140 kHz）。
4. 数值口径存疑项（标「待核实」，未代改）：式(5) 含 η 左端 ≈45.1 W 更接近 P_out；式(17) INT 严格取整为 16 而原文取 17 bits；表 6 I_AC = 4.38 A 的计算口径；图 18/19 标题重复。
5. 提取字形已按原 PDF 复位：式(4) 双倒数 1/V_bulk+1/V_refl；式(7) 分母 Ipk_sec²；式(8) 根号内 i²pk−i²o；式(17) 指数 2^−16 与式(18) 的 2¹⁶；Pcond 平方位置；图 12 的 (V_HV/2)²；URL 断行已拼回。
6. 22 张插图均无法从文本提取，译文已逐图标“见原 PDF 图 N（第 X 页）”；其中图 3/5/10/11/14 为波形与曲线图，图 1/2/9/12/15 为电路与框图，图 6/7/8 为曲线与示波器截图，图 13 为补偿特性图，图 16~22 为工具与界面截图。

上一级：XDPS21071