NCP4307 规格书全译 —《Secondary Side Synchronous Rectification Driver for High Efficiency SMPS Topologies》（面向高效开关电源拓扑的次级侧同步整流驱动器）

原文：onsemi《Secondary Side Synchronous Rectification Driver for High Efficiency SMPS Topologies》，Datasheet 编号 NCP4307/D，May, 2022 − Rev. 0，共 43 页（正文 40 页 + TSOP−6 机械封装外形 2 页 + 版权/附加信息页）。原文 PDF：datasheet/NCP4307_datasheet.pdf。 本篇为规格书全文忠实翻译：逐节覆盖描述/特性/订购信息/引脚定义（6 脚逐脚）/绝对最大额定值全表/推荐工作条件/电气特性全表（min/typ/max 逐行，按 6 个功能组）/应用信息全节（供电、电流检测、最小开/关时间、±dV/dt 检测、触发/禁止、触发封锁、轻载检测、工作流程）/OPN 编码表/典型特性曲线（图 8~55 逐图）/热与封装信息（图 1~80 全部列出）。 ⚠️ 原文 txt 文本层存在系统性单位乱码（µs→ms、µA→mA、Ω→W、µF→mF），本译文已逐项对照 PDF 原件校正并在文末附注列出；原文内部数值不一致处均以 [译注] 标出并指明以特性表为准。版权归 onsemi。 插图为原版图翻拍（img/ds10_*.png）：150 dpi 渲染 datasheet/NCP4307_datasheet.pdf 后按图题裁取，已就地插入各小节（共 12 幅）。

1. 描述（DESCRIPTION，全译）

NCP4307 是一款高性能驱动器，专为在开关电源中控制一只同步整流（Synchronous Rectification, SR）MOSFET而设计。凭借高性能驱动器与良好的通用性，它可用于多种拓扑：DCM 或 CCM 反激、准谐振（QR）反激与正激。

内部最小关断时间与导通时间消隐期有助于抑制 PCB 布局与其他寄生元件引起的振铃。凭借**自同步（Self Synchronization）特性，SR 系统能可靠、无噪声地工作。NCP4307 还在驱动器与 MOSFET 之间采用开尔文连接（Kelvin connection）**以实现满载高效，并采用轻载检测架构以实现轻载高效。

精确的关断阈值、极低的关断延迟时间与驱动器的大灌电流能力，使 SR MOSFET 的导通时间最大化，从而实现 SMPS 最高效率。

**自供电（Self-supply）**能力使 NCP4307 可用于高侧配置和/或低输出电压 SMPS，无需辅助绕组或其他电源。

2. 特性（FEATURES，全译）

• CCM、DCM 与 QR 反激应用中 SR 的自含式控制（Self-Contained Control）；
• 精确的真实次级零电流检测（True Secondary Zero Current Detection）；
• 从电流检测（CS）输入到驱动器的关断延迟典型 15 ns；
• 坚固的电流检测脚（耐压最高 200 V）；
• 高侧工作或低 V_OUT 场合的自供电能力；
• 超快关断触发接口/禁止输入（10.5 ns）[译注：电气特性表 t_{TRIG_PD} 典型值为 5 ns（正逻辑）/11 ns（负逻辑），与此处 10.5 ns 不完全一致，以特性表为准]；
• 内部最小导通时间（Minimum ON-Time）与反向电流保护；
• 内部最小关断时间（Minimum OFF-Time）与振铃检测；
• 改进的强健自同步能力；
• 7 A / 2 A 峰值灌电流/拉电流驱动能力；
• 工作电压范围最高 V_CC = 35 V；
• 自动轻载禁止（Disable）模式；
• 无需外部元件或辅助绕组的高侧工作能力；
• 双 V_CC 脚选项：优化宽 V_OUT 范围应用的功耗；
• 低启动与禁止电流消耗；
• TSOP6 封装；
• 无铅（Pb-Free）器件。

3. 典型应用（TYPICAL APPLICATIONS）

笔记本适配器；高功率密度 AC/DC 电源（手机充电器）；液晶电视；所有对效率有高要求的 SMPS。

4. 订购信息（ORDERING INFORMATION）

† 编带卷盘规格（零件方向、卷带尺寸等）见 onsemi《Tape and Reel Packaging Specifications》手册 BRD8011/D。

标记图（第 1 页）：封装顶视 XXXAYW + 无铅点标；XXX = 器件专用代码，A = 装配地点，Y = 年，W = 工作周。[译注：txt 文本层提取为 “XXXAYWG”，封装外形页通用标记亦为 “XXXAYWG / XXX MG”，G = 无铅封装标识；PDF 首页印刷为 “XXXAYW•”。]

5. 引脚功能描述（PIN FUNCTION DESCRIPTION，6 脚全列）

内部电路架构（图 6）：CS 检测块（含 −dV/dt、CS_ON、CS_OFF、CS_RESET 输出）→ 控制逻辑 → 驱动器（DRIVER）→ DRV 输出；最小 ON 时间产生器与最小 OFF 时间产生器（各带 INT_ADJ、RESET、ELAPSED、EN）；TRIG/DIS 经电平比较器 + dV/dt 比较器进禁止检测块；LLD 检测块；V_CC 管理（UVLO）块；两处“电流源 + TSD”块；V_DD 内部电源。[译注：框图内 “VCC managment” 为原文拼写。]

6. 绝对最大额定值（ABSOLUTE MAXIMUM RATINGS，全表）

超过最大额定值表所列应力可能损坏器件。若超过任一限值，不应假定器件功能正常，可能发生损坏并影响可靠性。 注 1：本系列器件含 ESD 保护并超过以下测试：人体模型 2000 V，按 JEDEC 标准 JESD22−A114E；充电（机）模型，按 JEDEC 标准 JESD22−C101F。[译注：注 1 原文写 “Charged Machine Model”，而表行名为 “Charged Device Model”，两处措辞不一致；JESD22−C101F 实为器件充电模型（CDM）标准。] 注 2：本器件满足 JEDEC 标准 JESD78D 定义的闩锁（latch−up）测试。

7. 推荐工作条件（RECOMMENDED OPERATING CONDITIONS）

超出推荐工作范围的应力下不保证器件功能正常；长期暴露于超出推荐工作范围限值的应力可能影响器件可靠性。

8. 电气特性（ELECTRICAL CHARACTERISTICS，全表逐行）

测试条件（除另有说明）：−40 °C ≤ T_J ≤ 125 °C；V_CCL = 12 V；V_CCH = 0 V；C_DRV = 0 nF；V_TRIG/DIS = 0 V（负触发逻辑时取 5 V 或 V_CCL 中较低者）；V_CS = 0 V。典型值对应 T_J = +25 °C。

8.1 供电部分（SUPPLY SECTION）

8.2 驱动输出（DRIVER OUTPUT）

8.3 电流检测输入（CS INPUT）

8.4 触发/禁止输入（TRIGGER DISABLE INPUT）

8.5 最小 t_ON 与 t_OFF（MINIMUM tON AND tOFF）

8.6 轻载检测（LIGHT LOAD DETECTION）

表后原文注：电气特性表中的产品参数性能按所列测试条件给出；若在不同条件下工作，实际产品性能可能与表中所给值不符。 注 3 测试信号（图 7）：V_CS 梯形波——4.0 V 高电平经时间 t_{CS_−DV/Dt} 跌落到 1.5 V 电平（期间穿越阈值线 V_{CS_DVDT_H} 与 V_{CS_DVDT_L}），再降到 −1.0 V；横轴 t [ns]。

9. 应用信息（APPLICATION INFORMATION）

9.1 一般描述（General Description）

NCP4307 既可作独立 IC 使用，也可作为初级侧控制器的伴随 IC，在开关电源中实现高效同步整流。控制器含大电流栅极驱动器与高速逻辑电路，为 SR MOSFET 提供时序恰当的驱动信号。凭借新颖的架构，NCP4307 具有足够的通用性，使 SR 系统在任意工作模式下都能保持高效。

NCP4307 在 4.0 / 3.5 V 到 35 V（典型） 的可用电压范围内工作。宽 V_CCL 范围允许直接接大多数适配器（笔记本、手机充电器、LCD 电视适配器）的 SMPS 输出电压。若系统提供两个电压等级，V_CCH 脚可接较高者；NCP4307 从 V_CCL 与 V_CCH 中择优取电以最小化功耗。自供电特性使控制器可用于没有合适供电电压的系统——主要为高侧配置场合。

与其他关断阈值在 −10 mV~−5 mV 的 SR 控制器相比，NCP4307 提供 0 mV 关断阈值：使用低 R_{DS_ON}（1 mΩ）SR MOSFET 时，采用 −10 mV 关断阈值的竞品在仍有 10 A 电流流过 SR 管时就会关断，而 0 mV 阈值要到 0 A 才关断——显著降低关断电流阈值、提高效率。许多竞品在 MOSFET 上维持漏源电压，迫使 SR 管工作于线性区以缩短关断时间；NCP4307 凭借 7 A 灌电流显著缩短关断时间，使最小漏源电压得以利用、效率最大化。

为克服开通与关断事件后的误触发问题，NCP4307 提供内部固定的最小导通时间与关断时间消隐期；消隐时间可在生产阶段内部设定。极快的关断比较器直接设在电流检测脚上，使 NCP4307 无需任何附加元件或外部触发即可用于 CCM 应用。

超快触发输入可进一步提升 CCM 模式（例如 CCM 反激或正激）同步整流系统的效率：触发输入到驱动器关断事件的时延为 t_{TRIG_PD}。触发输入也可用于禁用 IC 并激活低功耗待机模式，降低 SMPS 待机功耗。若不需要触发，触发脚可接 GND（负触发逻辑版本则接 V_CCL）。

输出驱动器还能在 NCP4307 完全没有供电时保持 SR 管关断：SMPS 工作中 SR 管漏极电压上下摆动，经漏−栅电容耦合到栅极可能开通管子；NCP4307 即使无供电也将 DRV 脚保持为低电平——在足够的 V_CCL 建立之前就消除了 SR 管误开通的风险。

最后，NCP4307 具备**轻载检测（Light Load Detection, LLD）**功能：检测轻载或空载状态，在导通相期间及导通相之间降低电流消耗，帮助提高 SMPS 效率。

9.2 供电部分（Supply Section，图 56/57）

供电部分框图见图 56。主供电脚为 V_CCL：正常工作最低电压典型 4.0 / 3.5 V，最高 35 V。V_CCL 与 GND 脚之间需要去耦电容，推荐值 1 µF [译注：txt 文本层为 “1 mF”，PDF 原件为 µF]。V_CCL 电压可经外部二极管由外部电源提供，或由 V_CCH 或 CS 脚经内部电流源提供。内部电流源在 V_CCL 电压低时激活（电压阈值依版本而定）。来自 V_CCH 的电流源优先级高于来自 CS 脚的电流源（用 V_CCH 供电时损耗更低）；V_CCH 电压不足时使用 CS 电流源。由 CS 脚供电时需要更大的 V_CCL 电容，因为 CS 能量并非连续提供，而是随 SR 管漏极电压的变化断续给出。

SR 管通常用于低侧配置（置于回流路径），也可用于高侧配置（置于正线）。高侧配置下无法用 SMPS 输出电压给 SR 供电，必须另行供电：可用辅助绕组（图 4）；也可用带双输出的 AUX 绕组分别接 V_CCL 与 V_CCH 脚；若辅助绕组不可接受，可用 SR 管漏极电压作电源（图 3）——漏极电压作为内部电流源的电能来源，给外部 V_CCL 电容充电。

CS 电流源工作见图 57：V_CCL 低时 CS 电流会减小（防止 V_CCL 脚短路时损坏电流块），V_CCL 升高后 CS 电流回到标称值。当 CS 电压足够高且 V_CCL 低于 V_{CCL_SB_A} 电平时，供电电流激活；即使 V_CCL 脚电压足够，V_CS 升高时 CS 电流也会短时激活——有利于限制 SR 管的电压过冲。图 57 另注明：初级导通开始时，即使电压足够，CS 电流也会短时激活以最小化电压过冲。

9.3 电流检测输入（Current Sense Input，图 58/59/60）

图 58 示出电流检测输入的内部连接。当 SMPS 次级绕组电压反向时，SR 管 M1 的体二极管开始导通电流，M1 漏极电压降到约 −1 V；CS 脚电压一旦低于 V_{CS_ON} 阈值，M1 开通。由于寄生阻抗，应用中可能出现显著振铃。为克服上述振铃造成的虚假突然关断，这里引入了 SR MOSFET 的最小导通时间。

检测等效电路见图 59：SR MOSFET 由带沟道电阻 R_{DS_ON} 的硅片和到漏、源的键合连接组成；这些连接不仅有电阻还有电感，故检测电压是所有这些元件上压降之和。反激次级电流为三角形（导通相大部分时间在下降）；次级电流的 dI/dt 在 MOSFET 等效电路电感部分产生的压降与电阻部分压降方向相反，把总压降推向正值，使 SR 管在电流到达 0 A 之前就提前关断；次级电流通常还伴随 dI/dt 极高的振铃，即使电流方向正确也会在 SR 管上产生正压降——SR 控制器必须解决该情况，避免 SR 管过早误关断。65 kHz 反激、SR 管 R_{DS_ON} = 4 mΩ、L_DRAIN + L_SOURCE = 1.5 nH [译注：txt 文本层将两处 Ω 误作 “W”] 的检测电压示例见图 60。

$$V_{DS}=V_{CS}\quad(\text{CS 脚检测的就是 SR 管漏源电压})$$ $$V_{DS}=V_{RDSON}+V_{L\_DRAIN}+V_{L\_SOURCE}\quad(\text{图 59/60 的压降分解；图 60 标注 } V_{DS}=V_{RDSON}+V_{L\_SOURCE}+V_{L\_DRAIN})$$

SR MOSFET 在 CS 脚电压高于 V_{CS_OFF}（典型 −0.5 mV [译注：电气特性表中该参数仅给 Min −1 / Max 0 mV、Typ 空缺，正文此处的 −0.5 mV 为区间中点，二者不矛盾]）时立即关断。出于同样的振铃原因，一旦 V_CS 升到 V_{CS_RESET} 以上，最小关断时间定时器就会启动；该定时器可由 CS 复位比较器重触发——用于对付 SR MOSFET 关断事件后出现在 CS 输入上的伪振铃。该特性显著简化了反激变换器中 SR 系统的实现。

9.4 最小导通时间生成（Minimum On Time Generation，图 61/62/63）

最小导通时间的用途是在导通相开始阶段消隐含噪电流，把 SR 管过早关断的风险降到最低。OFF 比较器在最小导通时间内被消隐（其中初始消隐 t_{ON_INIT_BLK} 期间 OFF 比较器完全不起作用——初始消隐应覆盖 SR 管的开通时间），此后在最小导通时间区间内按 t_{CS_OFF_BLK} 部分消隐。若 CS 脚电压高于关断阈值超过 t_{CS_OFF_BLK}，SR 管关断；最小导通时间走完后，OFF 比较器经一个传播延迟作出响应。最小导通时间区间（t_{ON_MIN}）与初始导通消隐（t_{ON_INIT_BLK}）在次级导通相开始时同时启动。若 OFF 比较器检出高于 V_{CS_OFF} 的电压但持续时间短于 t_{CS_OFF_BLK}，SR 管保持导通；若持续更长则关断——有助于最小化负电流或交叉导通（cross conduction）风险。

驱动器即使在最小导通时间内也能被关断，这一点有助于解决反向电流问题：无论何种原因（最小导通时间过长、初级侧开通等）使电流开始反向流动，t_{CS_OFF_BLK} 消隐到期后驱动器即被关断——显著降低直通（shot-through）的风险、减轻其影响。图 63 示出初级开关在最小导通时间内突然开通的情形：一旦检出反向状态，驱动器随即关断，即使最小导通时间仍在运行，也把直通影响降到最低。

最小导通时间应设得比各种工况下导通相开始时的电流振铃更长。长于必要值并无问题——驱动器可在最小导通时间区间内被安全关断，因此不存在深度反向导通或直通事件的风险。

9.5 最小关断时间生成（Minimum Off Time Generation）

最小关断时间定时器的主要用途，是在导通相结束后 SR 管漏极 DCM 振铃期间消隐 ON 比较器。该振铃可能把漏极电压拉到 V_{CS_ON} 以下；若没有这个定时器，驱动器会被错误触发。导通相结束后，CS 脚电压（SR 管 V_DS）升到 V_{CS_RESET} 以上时定时器启动；若定时器运行中 V_CS 跌破 V_{CS_RESET}，定时器复位，下一次由 V_CS 再度升破 V_{CS_RESET} 触发（见图 62）——如此反复，直到最小关断时间在 V_CS > V_{CS_RESET} 条件下完整走完。此后 SR 控制器就绪，当 ON 比较器检出 V_CS < V_{CS_ON} 时即可开通驱动器。最小关断时间应设得比振铃周期更长。

9.6 负 dV/dt 检测（Negative dV/dt Detection，图 64/65）

NCP4307 为反激类变换器提供可选功能，针对中/重载下初级导通时间短于退磁后振铃周期的应用，例如 USB−PD、Quick Charge 适配器或其他宽输入/输出电压范围的 SMPS。难点在于：初级开关开通后又关断时，最小关断时间尚未走完，SR 控制器不开通 SR MOSFET，整个次级电流改走体二极管、造成损耗。图 64 示出无 −dV/dt 检测的情形：下一导通周期可能无法经已激活的 SR 管进行，原因是下一导通周期开始前最小关断时间消隐区间尚未到期（t_{OFF_MIN} 必须设得长于振铃周期；低 V_OUT 时初级导通时间极短、短于振铃周期，V_CS 在 t_{OFF_MIN} 到期前就跌破 V_{CS_ON}，驱动器因 t_{OFF_MIN} 未走完而不开通）。

图 65 示出启用 −dV/dt 检测后的行为：CS 脚电压跌落期间，最小关断时间消隐区间同样会复位；但若 CS 脚出现高负 dV/dt 事件，t_{OFF_MIN} 区间将被缩短，SR 控制器即可检测 V_CS < V_{CS_ON} 并开通 SR 管。初级低侧开关关断时 CS 脚的负 dV/dt 远高于退磁后振铃的斜率，因此可以安全地区分“初级导通结束（次级导通期开始）”与“振铃”。CS 脚负 dV/dt 的判定：CS 电压从 3.0 V（V_{CS_DVDT_H}）降到 0.5 V（V_{CS_DVDT_L}）所需时间短于 t_{CS_−DVDT}，即检出负 dV/dt。

9.7 正 dV/dt 检测（Positive dV/dt Detection，图 66~69）

有源钳位反激（ACF）SMPS（如 NCP1568）轻载工作于 DCM（不连续导通模式）、重载工作于 ACM（有源钳位模式）。负载从轻载变到重载时，SMPS 工作从 DCM 变为 ACM，初级高侧（钳位）管以逐渐加长的导通时间开通——常称前沿调制（Leading Edge Modulation, LEM）——给 SR 控制器带来极难的工况。问题始于钳位管激活的起点：过渡之初高侧钳位管每次只开通极短时间（数百 ns 低位）。钳位管开通时次级电流流动方向会使 SR 管（可能）开通（次级电流从源流向漏）。由于钳位管脉冲序列从 200 ns 开始、以 200 ns 步进递增，为 ACF→DCM（LEM）过渡设定理想最小导通时间应小于 200 ns；但正常 DCM/ACM 工作期间，如此小的最小导通时间会导致效率变差——为在电流振荡期间维持 SR 管导通所需的最小导通时间显著长于钳位管导通时间。初级低侧管在钳位管关断后很快开通，这可能发生在 SR 管仍导通时——若 SR 管仍在导通而低侧管开通，会在初次级之间造成交叉电流：降低效率并加大 SR 管 V_DS 过冲。见图 66。

SR 控制器需要区分由初级钳位管引起的次级导通周期与初级低侧管导通结束引起的次级导通周期。正 dV/dt 检测器用于识别 LEM 过程：初级低侧管开通时，SR 管漏极电压出现高正 dV/dt；检出高 dV/dt 即表明下一 SR 导通周期将是正常 ACM 或 DCM 工作，SR 管可无风险地使用长最小导通时间。SR 导通相结束后，SR 控制器要等再次检出正 dV/dt，才允许 ON 比较器激活驱动器。图 67 示出启用正 dV/dt 功能后完全封锁驱动器的工作（上一次驱动关断事件后未检出正 dV/dt → 驱动不能开通）。

在某些应用的不同工况下，在检出 +dV/dt 之前一直完全禁用驱动器可能造成问题：无驱动输出使效率降低并可能导致过热。更好的做法可能是不完全封锁驱动器，而是允许其开通但不施加完整最小导通时间——最小导通时间缩短为 t_{ON_INIT_BLK}（把潜在交叉导通风险降到最低），且即使如此短的最小导通时间在低 dV/dt 工况下通常也够用。图 68 示出未检出 +dV/dt 时以短最小导通时间工作。

正 dV/dt 由外部 RC 网络检测（从 SR 管漏极接到功能经修改的 TRIG/DIS 脚）。TRIG/DIS 脚内部设有阈值 V_{TRIG_DVDT} 的比较器；TRIG/DIS 脚电压穿越阈值时置位 +dV/dt 标志，意味着其他条件（最小关断时间已走完、V_CS 低于 CS 开通阈值）满足时驱动器即可激活。图 69 为 ACF SMPS 中的 +dV/dt 检测器原理图（TRIG/DIS 脚功能已改变；检测电路由 C6、R3、R4、D5 组成）。

9.8 触发/禁止输入（Trigger/Disable Input，图 70~74）

NCP4307 具有超快触发输入，自触发激活到 SR MOSFET 关断过程开始的最大时延为 t_{TRIG_PD}。该输入可用于深度连续导通模式（CCM）应用以进一步提高效率，和/或激活 SR 驱动器禁止模式（功耗降到 I_{CCL_DIS}）。触发脚输入以正逻辑（高有效）为主，特定版本可为负逻辑（低有效）——见 OPN 编码表。下文只展示正触发逻辑；负逻辑工作方式相同、仅信号反相。

NCP4307 仅凭 CS 脚信息即可在 CCM 应用中可靠关断 SR MOSFET，无需使用触发输入。但在寄生参数小的高频应用中，次级电流变化又快又强，关断事件哪怕延长几 ns 都会造成交叉电流。此时利用初级侧触发加速关断过程可能更有利。

触发通常在 t_{TRIG_PD} 内响应，例外是 TRIG 信号落在 t_{TRIG_BLANK} 区间（自驱动开通事件起算）内——这一区间用于防止在 SR 管开通过程（可能噪声很大）中误检出 TRIG。除触发消隐期外，触发输入优先级高于 CS 输入。TRIG/DIS 脚电压升到 V_{TRIG_TH} 以上时，TRIG/DIS 信号关断 SR 管或禁止其开通。同一脚也可激活禁止模式：拉高超过 t_{DIS_TIM}，供电电流显著降到 I_{CCL_DIS}；TRIG/DIS 脚回落到 V_{TRIG_TH} 以下并保持至少 t_{DIS_END} 时间时，IC 退出禁止模式。

图 70 基本功能时序：t1 拉低 TRIG/DIS 正常工作；t2 CS 低于 V_{CS_ON}，t3 驱动经开通传播延迟 t_{CS_ON_PD} 激活，触发消隐同时启动；t4 TRIG/DIS 变高，经 t_{TRIG_PD} 于 t5 关断驱动，余下导通期由体二极管承担；t7 下一导通周期开始但驱动不开通（TRIG/DIS 为高）；t8 同一导通周期内 TRIG/DIS 落下，驱动状态无变化（驱动只能在导通周期起点开通）；t9 驱动已关断，TRIG/DIS 上升同样无响应；t11 TRIG/DIS 变低；t12 下一导通周期开始，t13 驱动经开通传播延迟开通并重启触发消隐；t14 消隐期内 TRIG/DIS 变高，t15 消隐到期后驱动才关断；t18 导通相开始，t19 驱动激活、t_{TRIG_BLANK} 同步启动，消隐期内的噪声对系统无影响，驱动保持开通到 t21（V_CS 达到 V_{CS_OFF}）。

图 71 经信号变压器从初级触发：初级侧 DRV 信号早于初级管开通到达（栅电阻使开通变慢），经变压器 TR2 几乎无延迟到达次级，副边绕组直接接 TRIG/DIS 脚；SR 管经传播延迟后开始关断，早于初级侧开关完全开通——确保初次级之间无交叉导通风险。

图 72 无触发的 CCM 工作（左侧整体，右侧放大灰色区）：t1 初级驱动激活（蓝线），经栅电阻（红线）给初级管栅电容充电；t2 前后初级管 V_GS 达阈值电平、开通相开始，初级管 V_DS 开始下降，次级电流 dI/dt 改变；SR 管漏源压降随之改变（R_DSON × 电流 + 封装寄生电感 × dI/dt，且 dI/dt 变化显著）——即使电流仍按正常方向从源流向漏，SR 控制器测得的压降也看似为正。SR V_DS 越过 V_{CS_OFF}（t2）即检出关断事件，经传播延迟于 t3 开始关断驱动；关断过程经 t_F 到 t4 栅压降到阈值以下。关断在次级电流跌破 0 A 并换向之前完成——设置得当的系统中不存在交叉导通；次级电流略为变负（需给管子输出电容及其他寄生充电），也会造成 SR 管 V_DS 一定过冲。判别系统设置是否得当的简单测试：在 SR 控制器使能与禁用（TRIG/DIS 脚保持高）两种状态下检查 CCM 工作波形并比较——次级电流波形与 SR 管 V_DS 波形应相似。

图 73 初级侧触发的 CCM 工作：与图 71 相同的触发信号经信号变压器从初级 DRV 脚到达 TRIG/DIS 脚；TRIG/DIS 电压在 t2 升破 V_{TRIG_TH}，SR 控制器经传播延迟 t_{TRIG_PD} 于 t3 开始关断过程；SR 管实际上在 t4（栅压降到 V_GS(TH) 以下）即已关断，早于次级电流换向，余下导通期由体二极管承担。带触发的可选方案比无触发更早关断 SR 管——更有把握避免交叉导通，并保证 SR 关断与初级开通之间有足够长的死区。

图 74 经 TRIG/DIS 脚激活禁止模式：TRIG/DIS 脚拉高超过 t_{DIS_TIM} 即进入禁止模式（t3 变高、驱动自此保持低，t4 禁止模式激活），SR 工作被禁止、电流消耗显著下降。禁止模式在 TRIG/DIS 脚电压低于 V_{TRIG_TH} 超过 t_{DIS_END} 时结束；随后经历内部基准稳定化恢复期 t_{DIS_REC}（至 t3 完成）；SR 控制器进入同步相，等待 V_CS 高于 V_{CS_RESET} 超过 t_{OFF_MIN} 或负 dV/dt 检测器触发。图示为负 dV/dt 检测器禁用的情形；若启用，控制器在 t4 开通驱动（检出足够高的 −dV/dt）。

9.9 触发封锁选项（Trigger Blocking Option，图 75~77）

触发输入可改为不同功能：TRIG 脚收到触发时（正逻辑置高、负逻辑置低），触发信号使状态机保持在 “Waiting for CS_ON” 态；驱动开通期间触发信号正常工作。触发信号必须与初级侧良好同步，否则有失同步与 SR 管失控的风险。该功能的目标：驱动正激变换器中位于续流二极管位置上的 SR 管。

正激变换器次级见图 75：标注 “TRIG1 − 驱动器（状态机）封锁输入 − 负触发逻辑，低电平封锁操作”。图 76 示出两颗不带触发封锁功能的同类 SR 控制器的难点：当变压器比续流导通期更早退磁时，部分续流电流可能开始流经正激二极管与次级绕组——这会激活正激位 SR 控制器并开通 SR 管（电流方向正确）；但其最小导通时间消隐区间可能在真实正激导通周期开始前到期。这造成问题：重构期间存在噪声，会触发正激位 SR 控制器的关断比较器——SR 控制器必须关断其驱动器（其关断比较器在最小导通时间消隐区间结束后不再被消隐），正激导通周期余下部分由 SR 管体二极管承担、损耗很大。

触发封锁功能可解决该情况：在续流导通结束前，不允许激活正激 SR 驱动器。为实现这一点，正激位 SR 控制器设定负逻辑触发封锁（高电平 = 控制器使能，低电平 = 控制器封锁）。该脚经二极管接到续流 SR 的漏极（若用二极管整流器替代 SR，则接整流管阴极电压——降低 TRIG/DIS 脚因高电压而损坏的风险）：只要续流 SR 中有电流流过，续流漏极电压就低。改善后的行为见图 77（即使 CS 为低、电流方向正确，控制器经 TRIG 信号封锁时驱动也不开通）。

9.10 轻载检测（Light Load Detection，图 78/79）

内部轻载检测专为检测空载或轻载状态、并在该状态下降低 SR 功耗而设计。用 CS 脚信号判断轻载与否：V_CS 高于 V_{CS_LLD} 超过 t_LLD 即检出轻载，电流消耗降到 I_{CCL_LL}；CS 电压跌破 V_{CS_LLD} 时轻载模式结束。IC 需要 t_{LLD_REC} 时间从轻载模式恢复（重建电压基准等）。轻载模式后的第一个驱动脉冲，仅在 V_CS 低于 V_{CS_ON} 持续超过 t_{LLD_EXIT_BLK} 时才发出——原因：长时间无开关使初级电压钳位电路放电，第一个脉冲的部分能量用于对其再充电而非送往次级，产生又长又深的振铃，使 V_CS > V_{CS_OFF} 的区间长于 t_{CS_OFF_BLK}，驱动器会被立即错误关断。振铃消退后 V_CS < V_{CS_ON} 持续足够久，驱动器即可无风险地激活。

图 78 示出反激应用中 LLD 电路的典型行为：时刻 0 起控制器处于正常模式，驱动按次级导通相激活，电流消耗为 I_{CCL_Q} 再加上给 SR MOSFET 栅电荷充电形成的短峰。由于初级激活跳模式（无开关），V_CS 从时刻 1 起保持高于 V_{CS_LLD}；t_LLD 从时刻 1 运行、时刻 2 到期——轻载模式激活、电流消耗降到 I_{CCL_LL}；控制器保持轻载模式，直到 V_CS 跌破 0 V（时刻 3）启动唤醒过程（详见图 79）；唤醒约耗时 t_{LLD_REC}、时刻 4 结束，电流消耗回到 I_{CCL_Q}；控制器随后等待 CS 开通比较器（阈值 V_{CS_ON}）信号、且持续时间超过 t_{LLD_EXIT_BLK}（消隐区间以灰框/尺寸线示出）：前两个开通比较器高电平输出短于 t_{LLD_EXIT_BLK}、驱动器不动作，第三个脉冲更长，于时刻 9 开通驱动；本跳突发仅 2 个脉冲、时刻 10 结束；LLD 定时器于时刻 11 到期，再次进入轻载模式。图 79（LLD 退出细节）：消隐期内开通比较器变低 → 不动作；消隐后比较器仍为高 → 激活 DRV。

9.11 工作流程（Operation Flow，图 80）

图 80 气泡图示出整体工作流程：黑色气泡为系统基本部分；−dV/dt 功能状态为蓝色；最小导通时间生成状态为红色；+dV/dt 状态为绿色；触发封锁选项为紫色。封锁功能有两种操作选项，同一时间只能激活其一。工作始于 START 气泡——当 V_CCL 高于 UVLO 电平，和/或经 TRIG/DIS 脚激活禁止模式时，系统到达该气泡。图中主要状态气泡：START；DISABLE 与 UVLO（经 HES_CMP）；Waiting for MIN_OFF；RES_CMP；DRV_ON + t_{LLD_REC}；Waiting for ON_CMP；LLD_WAIT；Waiting for LLD timer（LLD flag = 0 → LLD 定时器复位）；Reset LLD → V_CS > V_{CS_LLD}；Wake up for LLD timer；Waiting for MIN_TON；MIN_TON elapsed；Waiting for OFF_CMP；DRV_ON + t_{OFF_MIN}；Waiting for MIN_TOFF；Waiting for RES_CMP；MIN_TOFF elapsed；Wait for −dV/dt；Waiting for high −dV/dt flag = 1；以及 +dV/dt 分支（high −dV/dt flag = 1 → Set +dV/dt flag = 1）。

10. OPN 编码（OPN CODING，全表）

[译注：OPN 表 t_{CS_−DV/DT} = 24 ns 与电气特性表该参数档位 15/25/35/45 ns 不完全对应（最接近 25 ns 档）；+dV/dT 行原文大写为 “+dV/dT”。均按原文照录。]

11. 典型特性曲线（TYPICAL CHARACTERISTICS，图 8~55 逐图）

曲线均为不同 T_J（−40~125 ℃，图例含 125/105/85/55/25/0/−20/−40 ℃）下的特性。

• 图 8：V_CCLON 与 V_CCLOFF 电平（V_CCL vs T_J）
• 图 9：V_CCL 静态电流消耗 V_CS = 0 V（I_{CCL_Q} vs V_CCL，mA）
• 图 10：LLD 功能禁止下的 V_CCL 电流消耗，V_CS = 4 V、t > t_LLD（I_{CCL_LL} vs V_CCL，µA）
• 图 11：TRIG/DIS 功能禁止下的 V_CCL 电流消耗，V_CS = 0 V 且 V_TRIG/DIS = 5 V（I_{CCL_DIS} vs V_CCL，µA）
• 图 12：V_CCL 静态电流消耗（I_{CCL_Q} vs T_J，µA）
• 图 13：LLD 功能导致的 V_CCL 电流消耗（I_{CCL_LL} vs T_J，µA）
• 图 14：TRIG 激活的禁止态 V_CCL 电流消耗（I_{CCL_DIS} vs T_J，µA）
• 图 15：UVLO 以下 V_CCL 电流消耗，V_CCL = V_CCLOFF − 0.1 V（I_{CCL_UVLO} vs T_J，µA）
• 图 16：10 V 驱动器的 V_CCL 电流消耗，V_CS = −1~4 V、f_CS = 100 kHz、C_DRV = 1 nF（vs V_CCL）
• 图 17：5 V 驱动器的 V_CCL 电流消耗，V_CS = −1~4 V、f_CS = 100 kHz、C_DRV = 1 nF（vs V_CCL）
• 图 18：10 V 驱动器的 V_CCL 电流消耗，V_CS = −1~4 V、f_CS = 100 kHz、V_CCL = 12 V（vs T_J，C_DRV = 0/1/10 nF 三族）
• 图 19：5 V 驱动器的 V_CCL 电流消耗，V_CS = −1~4 V、f_CS = 100 kHz、V_CCL = 12 V（vs T_J，三族）
• 图 20：CS 电流，V_CCL = 12 V（I_CS vs V_CS，mA）
• 图 21：供电电流 vs CS 电压，V_CCL = 12 V（I_CCL vs V_CS，mA）
• 图 22：CS 开通阈值（V_{CS_ON} vs T_J，mV）
• 图 23：CS 关断阈值（V_{CS_OFF} vs T_J，mV；曲线 ≈ −0.5 mV）
• 图 24：CS 复位阈值（V_{CS_RESET} vs T_J，V）
• 图 25：CS 漏电流 V_CS = 200 V（I_{CS_LEAKAGE} vs T_J，nA）
• 图 26：CS→DRV 输出开通传播延迟（t_{CS_ON_PD} vs T_J，ns）
• 图 27：CS→DRV 输出关断传播延迟（t_{CS_OFF_PD} vs T_J，ns）
• 图 28：触发阈值（V_{TRIG_TH} vs V_CCL，V）
• 图 29：触发阈值 V_CC = 12 V [译注：原图纵标用 V_CC]（V_{TRIG_TH} vs T_J，V）
• 图 30：触发 +dV/dt 阈值（V_{TRIG_DVDT} vs V_CCL，V）
• 图 31：触发 +dV/dt 阈值（V_{TRIG_DVDT} vs T_J，V）
• 图 32：TRIG/DIS 下拉电流（I_TRIG/DIS vs T_J，µA）
• 图 33：TRIG/DIS 下拉电流 vs V_TRIG/DIS（I_TRIG，µA）
• 图 34：TRIG/DIS→DRV 输出关断传播延迟（t_{TRIG_PD} vs T_J，ns）
• 图 35：到禁止模式的延迟，V_TRIG = 5 V（t_{DIS_TIM} vs T_J，µs）
• 图 36：最小导通时间 t_{ON_MIN} = 1.1 µs（t_{ON_MIN} vs V_CCL，ns）
• 图 37：最小导通时间 t_{ON_MIN} = 1.1 µs（t_{ON_MIN} vs T_J，µs）
• 图 38：初始导通消隐时间 t_{ON_INIT_BLK} = 100 ns（vs T_J，ns）[译注：电气特性表档位为 55/90/200 ns，图中设置为 100 ns，不在档位列表内，按原文照录]
• 图 39：最小关断时间 t_{OFF_MIN} = 4 µs（vs T_J，µs）
• 图 40：关断比较器消隐时间 t_{CS_OFF_BLK} = 255 ns（vs T_J，ns）
• 图 41：关断比较器消隐时间 t_{CS_OFF_BLK} = 255 ns（vs V_CCL，ns）
• 图 42：轻载检测时间 t_LLD = 100 µs（vs V_CCL，µs）
• 图 43：轻载检测时间 t_LLD = 100 µs（vs T_J，µs）
• 图 44：LLD 退出开通比较器消隐时间 t_{LLD_EXIT_BLK} = 200 ns（vs T_J，ns）
• 图 45：V_CCH 电流激活阈值 V_{CCH_SB_A} = 4.7 V（V_{CCL_SB_A} vs T_J，V）
• 图 46：V_CCH 电流激活阈值 V_{CCH_SB_A} = 9.0 V（V_{CCL_SB_A} vs T_J，V）
• 图 47：V_CCH 电流去激活阈值 V_{CCH_SB_D} = 5.2 V（V_{CCL_SB_D} vs T_J，V）
• 图 48：V_CCH 电流去激活阈值 V_{CCH_SB_D} = 9.5 V（V_{CCL_SB_D} vs T_J，V）[译注：图 45~48 图题用符号 V_{CCH_SB_A/D}，电气特性表符号为 V_{CCL_SB_A/D}，原文命名不一致]
• 图 49：CCH 电流到 V_CCL 脚，V_CCH = 8.0 V、V_CCL = 4.0 V（I_CCH vs T_J，mA）
• 图 50：CCH 电流到 V_CCL 脚，V_CCL = 4.0 V（I_CCH vs V_CCH，mA）
• 图 51：CS 电流到 V_CCL 脚，V_CS = 50 V、V_CCL = 4.0 V（I_CS vs T_J，mA）
• 图 52：CS 电流到 V_CCL 脚，V_CCL = 4.0 V（I_CS vs V_CS，mA）
• 图 53：驱动输出电压 10 V（V_DRV vs T_J；V_CCL = 12/35 V × C_DRV = 0/1/10 nF 六条曲线）
• 图 54：驱动输出电压 5 V（同上六条曲线）
• 图 55：负 dV/dt 检测器阈值（t_DV/dt vs T_J，ns）[译注：图中纵轴符号 t_DV/dt 与特性表 t_{CS_−DVDT} 命名不一致，按原文照录]

12. 其余插图清单（图 1~7、56~80）

• 图 1：典型应用示例——DCM、CCM 或 QR 反激变换器
• 图 2：典型应用示例——双 V_CC 电源的 DCM/CCM/QR 反激变换器
• 图 3：典型应用示例——NCP4307 高侧配置、自供电的 DCM/CCM/QR 反激变换器
• 图 4：典型应用示例——NCP4307 高侧配置、双辅助电源的 DCM/CCM/QR 反激变换器
• 图 5：典型应用示例——双管正激、带续流与正激同步整流（正激 SR 使用带触发封锁功能的特殊版本）
• 图 6：NCP4307 内部电路架构（见 §5 末）
• 图 7：测试信号（注 3，见 §8.6 末）
• 图 56：供电部分框图（V_CCL/V_CCH/CS 三路输入 → 供电控制块、供电块、自供电块 → 驱动器 → DRV）
• 图 57：CS 电流源工作波形（V_DS = V_CS、V_CCL 与 V_{CCL_SB_D/A}、I_CS；含“压缩时间”段标注）
• 图 58：电流检测电路功能（SR MOSFET + V_{DS_ON}/V_{CS_RESET} 比较器组 CS_ON/CS_OFF/CS_RESET + −dV/dt 检测器）
• 图 59：电流检测等效电路（L_LAYOUT、L_DRAIN、R_{DS_ON}、L_SOURCE、MOSFET 等效电路 + NCP4307 连接）
• 图 60：反激应用中 SR 管上的压降（I_SD 0~16 A；V_DS ±70 mV 分解为 V_RDSON、V_{L_SOURCE+V_L_DRAIN}；真实关断 vs 理想关断；MIN_TON；横轴 t [µs] 0~9）
• 图 61：反激中 CS 输入比较器阈值与消隐期时序（V_DS=V_CS、I_SEC、V_{CS_RESET/OFF/ON}、V_DRV、t_{ON_MIN}、t_{OFF_MIN}；t_{OFF_MIN} 定时器因 V_CS < V_{CS_RESET} 停止）
• 图 62：反激中 CS 输入比较器阈值与消隐期时序（含初始消隐 t_{ON_INIT_BLK}、t_{ON_MIN} 期间 OFF 比较器限时消隐、t_{ON_MIN} 后无消隐）
• 图 63：初级侧开关突然开通时的驱动器行为（消隐到期、OFF_cmp 仍高 → 关断驱动）
• 图 64：无 −dV/dt 检测功能时的情形
• 图 65：启用 −dV/dt 检测时的情形
• 图 66：禁用正 dV/dt 检测时的情形（初级与次级侧交叉导通）
• 图 67：启用正 dV/dt 检测、完全封锁驱动器的情形
• 图 68：启用正 dV/dt 检测、缩短最小导通时间的情形
• 图 69：ACF SMPS 中的 +dV/dt 检测器原理图（TRIG/DIS 脚功能已改变）
• 图 70：用触发关断并封锁 DRV 信号的触发输入功能波形
• 图 71：经信号变压器从初级侧触发的可选方案
• 图 72：无初级侧触发的 CCM 工作
• 图 73：有初级侧触发的 CCM 工作
• 图 74：TRIG/DIS 脚激活禁止模式
• 图 75：带 SR 的正激变换器次级（TRIG1 = 驱动器状态机封锁输入，负触发逻辑、低电平封锁）
• 图 76：正激位无触发封锁选项时的工作
• 图 77：正激位有触发封锁选项时的工作
• 图 78：轻载检测波形（时刻 0~11；I_CC 在 I_{CCL_Q} 与 I_{CCL_LL} 间切换）
• 图 79：轻载检测波形——LLD 退出细节（时刻 3~9；ON cmp 消隐与动作判据）
• 图 80：整体工作气泡图（见 §9.11）

13. 热特性与封装信息

热特性：本规格书未单设热特性章节，热参数见绝对最大额定值表：R_θJ−A(TSOP6) = 250 °C/W，T_JMAX = 150 °C，推荐工作结温 −40~125 °C；供电块另有内部热关断 T_SDSS = 170 °C（typ）、迟滞 20 °C（见 §8.3）。

封装（机械外形，MECHANICAL CASE OUTLINE）：TSOP−6 3.00×1.50×0.90、0.95P；CASE 318G，ISSUE W；文档编号 98ASB14888C；日期 2024-02-26。外形尺寸（毫米，MIN/NOM/MAX）：A 0.90/1.00/1.10；A1 0.01/0.06/0.10；A2 0.80/0.90/1.00；b 0.25/0.38/0.50；c 0.10/0.18/0.26；D 2.90/3.00/3.10；E 2.50/2.75/3.00；E1 1.30/1.50/1.70；e 0.85/0.95/1.05；L 0.20/0.40/0.60；L2 0.25 BSC；M 0°~10°。注：按 ASME Y14.5M-2018 标注尺寸与公差；控制尺寸为毫米；最大料厚含镀层；D 与 E1 不含模具飞边、不含毛刺；脚 1 指示必须位于指定区。推荐安装焊盘图：6×0.60 mm 焊盘、0.95 mm 间距、总长 3.20 mm（公差标注见原图）。通用标记图：XXXAYWG / XXX MG，G = 无铅封装标识；该信息为通用，实际标记以器件规格书为准，无铅标识 “G” 或微点 “G” 可能存在或不呈现。封装外形页另含 TSOP−6 的 17 种通用引脚样式（STYLE 1~17：二极管/晶体管类），属封装通用文件，与 NCP4307 引脚定义（§5）无关。

法律条款与附加信息（原文末页）：onsemi 商标与专利信息（产品/专利清单见 www.onsemi.com/site/pdf/Patent−Marking.pdf）；onsemi 保留随时变更产品与信息的权利；信息按“原样”提供，无任何适销性/特定用途适用性保证；“典型”参数因应用而异，所有工作参数（含典型值）须由客户技术专家在具体应用中验证；本产品未设计、未授权用于生命支持系统、FDA 三类医疗器械及类似植入式设备；本文受著作权法保护、不以任何方式转售。技术资料库：www.onsemi.com/design/resources/technical−documentation；在线支持：www.onsemi.com/support。

译者附注

1. txt 文本层系统性单位乱码（均已按 PDF 原件校正）：① µs→ms：t_{START_DEL} 55/80 µs（@t_R = 10 µs）、t_{DIS_TIM} 75/100/125 µs、t_{DIS_REC} 1.5/3.0 µs、t_{TRIG_TRAN} 10 µs、t_{OFF_MIN} 档位 1.00~6.25 µs、t_LLD 80/100/120 µs、I_{DRV_DYN}/I_{VCCL_DYN} 的 t_PW = 4 µs、引脚表 “拉高超过 100 µs”、OPN 表 t_{OFF_MIN} 4.00/1.00 µs、图 36~39/42/43 题注 µs；② µA→mA：I_{CCL_UVLO} 50/80、60/90 µA，I_{CCL_LL} 185/250 µA，I_{CCL_DIS} 45/70、55/80 µA，I_{CS_LEAKAGE} 10 µA，I_TRIG/DIS 5/10/14、−14/−10/−5 µA，图 10/11/13/14/15/32/33 纵轴 µA；③ Ω→W：R_{DRV_SOURCE} 2 Ω、R_{DRV_SINK} 0.5 Ω、R_{DS_ON} 1 mΩ（§9.1）、4 mΩ（§9.3）；④ µF→mF：V_CCL 去耦电容推荐值 1 µF。图 25 纵轴 nA 依文本层与特性表口径确认。
2. 原文内部数值/命名不一致点（均按原文照录）：① 特性列表 “10.5 ns” vs 特性表 t_{TRIG_PD} typ 5/11 ns——以特性表为准；② 特性表 V_{CS_OFF} Typ 空缺（Min −1/Max 0 mV）vs 正文 “典型 −0.5 mV”；③ 特性表 t_{ON_INIT_BLK} 档位 55/90/200 ns vs 图 38 设置 100 ns；④ OPN 表 t_{CS_−DV/DT} = 24 ns vs 特性表档位 15/25/35/45 ns；⑤ 图 45~48 符号 V_{CCH_SB_A/D} vs 特性表 V_{CCL_SB_A/D}；⑥ 图 29 用 V_CC、特性列表用 V_CC，全文其余用 V_CCL；⑦ 图 55 符号 t_DV/dt vs 特性表 t_{CS_−DVDT}；⑧ 绝对最大额定值注 1 “Charged Machine Model” vs 表行 “Charged Device Model”。
3. 本器件为次级侧 SR 驱动器而非初级 PWM 控制器：无编号方程（区别于初级 QR 控制器类规格书），设计关系式仅为上文两条 V_DS 压降分解式与 −dV/dt 判据（3.0 V→0.5 V、时间短于 t_{CS_−DVDT}）。
4. 设计要点提示（源自原文）：最小关断时间必须长于振铃周期；t_{OFF_MIN} 过长而初级导通过短的应用启用 −dV/dt 检测；ACF/LEM 过渡应用启用 +dV/dt 检测（WA 版另有正激位触发封锁 + 负逻辑 + CS 复位电平禁用）。

上一级：NCP4307