XDPS2201 设计指南全文精译 —《Hybrid-flyback converter design with XDP™ digital power XDPS2201》

原文：Infineon《Hybrid-flyback converter design with XDP™ digital power XDPS2201》设计指南，68 页，文档号 DG_2009_PL21_2010_113112（文末另印 IFX-svs1584626679042），版本 V1.0，日期 2021-03-01。原文 PDF：90_资料源/XDPS2201_设计指南.pdf。 本篇为全文逐节忠实精译：覆盖原文全部 11 章——HFB 拓扑与工作原理（电压/电流传输函数推导、双谐振周期）、主功率级设计（匝比/电感/谐振电容/设计约束/各脚外围）、.dp vision 数字配置工具参数化（10 组参数逐条）、控制与保护配置（19 个故障码全表）、PCB 布局要点、EMI/ZVS 调参等补充章节。全部公式（式 1~43 按原文编号）、全部表格（表 1~3）、全部插图（图 1~62，逐图标“见原 PDF 图 N（第 X 页）”）均在列。版权归 Infineon Technologies AG。

本篇与库内文档的关系

• 库内 01_规格书全译（下称“DS”）是芯片本体文档：功能描述式 1~50、可配置参数表 5~21、电气特性表 26~35。本篇（下称“DG”）是“怎么用它设计一台电源”的权威设计指南：功率级设计流程（第 4 章）与参数化操作规程（第 5 章）为 DS 所无。
• 与 04_典型应用与设计计算 的分工：03 用 DS 公式反推 65 W 例的完整计算；DG 第 4 章给出的是英飞凌原厂的设计顺序（匝比→电感→谐振电容→设计约束校验），两者步骤同源，DG 多出 Dmax–Lr/Lp 约束（式 28~31）、无 PFC 输入级 Cin/Vin_min 设计（式 17~20）、最坏情况峰值电流（式 37） 三块 03 未展开的内容。
• 公式重合处标注“与 DS 式 N 同源”，不重复展开推导；DG 独有公式照常展开。
• 保护速查：DG 表 2（19 个故障码）与 DS 表 4 一一对应；配置参数：DG §5.3 与 DS 表 5~21 对应（DG 按 .dp vision GUI 分组口径叙述）。

译注（全文通则）：① PDF 提取的公式分数/上下标被系统性压扁，本译文已逐式与原 PDF 页面图形核对还原，还原处在该式下加译注；② 原文笔误照录并加译注，不代原文改正数值；③ 术语首次出现中英并注，此后用中文或原缩写。

第 1 章 简介（原文 §1 Introduction）

混合反激（Hybrid-flyback, HFB）是超高功率密度、高性价比开关电源（SMPS）最有前途的拓扑。在此拓扑中，变压器与谐振电容在能量从初级向次级传递的过程中共同承担中间储能——与反激变换器及其变体相比，这减小了所需的变压器体积。此外，凭借其谐振特性，该拓扑在宽输入范围内工作良好，而开关频率被限制在相对较小的范围内——这有利于 EMI 滤波器设计。

XDPS2201 是面向 HFB 变换器的新型控制 IC。其关键特性与优势：

• 内置 600 V 耗尽型 MOSFET 高压启动单元，支持 VCC 建立充电；
• 集成高侧（HS）与低侧（LS）MOSFET 驱动器，实现紧凑设计；
• 零电压（ZV）开通无需任何额外元件——高效率、低系统成本、超高功率密度；
• 多运行模式覆盖输入、负载电流与输出电压全范围，全程优化效率；
• 完整的可配置参数集，经 MFIO 单脚即可轻松配置，便于设计与平台化；
• 全面的保护特性带来高系统鲁棒性；
• 故障码（failure code）经 MFIO 脚输出，便于调试。

本文档提供控制 IC XDPS2201 与 HFB 设计的以下主题：HFB 拓扑与工作原理（第 2 章）、HFB 控制 IC XDPS2201（第 3 章）、HFB 功率级设计（第 4 章）、参数化（第 5 章）、PCB 设计要点（第 6 章）、其他信息（第 7 章）、总结（第 8 章）、参考文献（第 9 章）。

第 2 章 HFB 拓扑与工作原理（原文 §2）

2.1 混合反激拓扑（§2.1）

见原 PDF 图 1（第 4 页）：HFB 主功率级。HFB 变换器由高侧开关 Q_HS 与低侧开关 Q_LS、能量传递元件（变压器 T 与谐振电容 C_r）以及输出级（同步整流（Synchronous Rectifier, SR）MOSFET 与输出电容）构成。

见原 PDF 图 2（第 5 页）：标称输出功率 P_outnom 下连续谐振模式（Continuous Resonant Mode, CRM）的典型工作波形。P_outnom 定义为：

$$P_{outnom} = V_{outnom} \cdot I_{outnom} \quad \text{（式 1）}$$

其中 V_outnom 为最大标称输出电压，I_outnom 为最大标称输出电流。

CRM 工作时，初级电感在 Q_HS 导通期（t_HSon）被磁化，在 Q_LS 导通期（t_LSon）被退磁。通过适当的时序控制，HFB 两只 MOSFET 均实现零电压（ZV）开通。LS MOSFET 的 ZV 开通总是能达成：因为该时刻的电流 i_HB 足以在 LS MOSFET 开通前迫使其体二极管导通。控制器 IC 控制 LS 栅极脉冲宽度，产生足够的负电流，使中点电压 V_HB 在 HS MOSFET 开通之前回到 V_in——两只 MOSFET 的 ZV 开通由此保证，且不需要任何附加元件。因此该 HFB 拓扑对高性价比、超高功率密度的变换器（如 USB-PD 快充）非常有前途。见原 PDF 图 3（第 5 页）：HFB 在 USB-PD 应用中的典型应用电路。

在此应用中，PD 控制器检测输出电压并经 Comp 脚发出反馈信号，经光耦在 XDPS2201 的 FB 脚生成信号 V_FB，用于调节输出电压。由于 USB-PD 输出电压范围宽，控制器不能像只有单一输出电压档的传统反激那样仅靠辅助绕组 N_a 供电——低输出电压时还需一个线性稳压器从谐振电容取电生成 VCC（见原 PDF 图 3）。

HFB 不仅天然适合 USB-PD，也因其出色性能而适合常规 SMPS。见原 PDF 图 4（第 6 页）：HFB 在常规 SMPS 中的典型应用电路。按额定输出功率，前级可加 PFC 级（图中未画出）。

2.2 工作原理（§2.2）

为简化分析，作如下假设：

• 标称负载下 CRM 运行；
• HS/LS 开通前的死区时间 t_deadHSCRM 与 t_deadLS（图 2）忽略；
• 谐振电容电压纹波远小于其平均值；
• 变压器磁化电感 L_m 远大于漏感 L_r；
• HS 开关导通时间 t_HSon 远短于基于初级磁化电感 L_p 与谐振电容 C_r 的谐振周期 T_r2（见原 PDF 图 5，第 9 页）；
• SR MOSFET 的导通压降忽略；
• 全部损耗忽略。

按这些假设，HFB 工作原理分三小节讨论：电压传输函数（§2.2.1）、电流传输函数（§2.2.2）、两个谐振周期（§2.2.3）。

2.2.1 电压传输函数（§2.2.1）

如典型工作波形（图 2）所示，稳态下磁化电感服从伏秒平衡（volt-second balance）定律：

$$(V_{in} - V_{cr}) \cdot D = N \cdot V_{out} \cdot (1-D) \quad \text{（式 2）}$$

其中：V_in 为输入电容 C_in 上的 HB 输入电压；V_cr 为谐振电容 C_r 上的平均电压；D 为 HS MOSFET Q_HS 导通占空比 t_HSon/T；N 为变压器匝比 N_p/N_s；V_out 为输出电压。

稳态下 HFB 中谐振电容的平均电压为：

$$V_{cr} = N \cdot V_{out} \quad \text{（式 3）}$$

与 DS 式 4（V_Cr_avg = N×V_out）同源。

由式 2、式 3 得电压传输函数 k_v：

$$k_v = \frac{V_{out}}{V_{in}} = \frac{D}{N} \quad \text{（式 4）}$$

译注：PDF 提取文本把式 4 右端压扁成 “ND”，经原 PDF 第 7 页图形核实为分式 D/N。式 4 表明输出电压由 HS 开关的导通占空比 D 控制。另注意：DS 式 1（V_out = D×V_in×L_m/(N×(L_m+L_r))）计入了漏感 L_r 的分压因子，本式是忽略 L_r 伏秒的理想形式——两文档口径粗细不同、机理一致。

2.2.2 电流传输函数（§2.2.2）

CRM 稳态下，下列各式成立：

$$T = t_{HSon} + t_{LSon} \quad \text{（式 5）}$$

$$t_{LSon} = \frac{(I_{MAGpos} - I_{MAGneg}) \cdot L_p}{N \cdot V_{out}} \quad \text{（式 6）}$$

与 DS 式 7（t_demag = L_m×(I_MAGpos−I_MAGneg)/(N×V_out)）同源。

$$P_{in} = V_{in} \cdot \tfrac{1}{2} \cdot (I_{MAGpos} + I_{MAGneg}) \cdot D \quad \text{（式 7）}$$

与 DS 式 3（P_in = ½×V_Cr_avg×(I_MAGpos+I_MAGneg)）同源——DG 把 ½×V_Cr_avg×D 用式 3/式 4 化简为 ½×V_in×D（即 V_cr=N·V_out、V_out=D·V_in/N 代入后的结果），两式物理等价。

$$P_{out} = V_{out} \cdot I_{out} \quad \text{（式 8）}$$

由以上各式，输出电流可表示为：

$$I_{out} = \frac{N}{2} \cdot (I_{MAGpos} + I_{MAGneg}) \quad \text{（式 9）}$$

与 DS 式 5 同源（逐字相同）。I_MAGneg 为负值。

式 9 表明：输出电流 I_out 纯粹取决于初级磁化电感上的正、负峰值电流。基于电压与电流传输函数，输出电压可通过峰值电流控制调节——反馈信号 V_FB 设定正电流峰值 I_MAGpos；适当的 LS 栅极脉冲控制负电流幅值，实现 HS 开关的 ZV 开通。

2.2.3 两个谐振周期（§2.2.3）

HFB 在 CRM 下的详细工作区间见数据手册 [2]；不同开关时刻的等效电路与相应谐振周期见原 PDF 图 5（第 9 页）。

LS 开关开通后，由变压器漏感 L_r 与谐振电容 C_r 构成谐振回路；此时次级全部电路因 SR MOSFET 体二极管正偏而等效为并联在磁化电感上的电压源。磁化电感 L_m 与电容 C_r 中储存的能量给次级电容充电。这一能量传递持续到半个周期 T_r1/2 处——T_r1 主要由谐振电感 L_r 与电容 C_r 定义：

$$T_{r1} = 2\pi\sqrt{L_r \cdot C_r} \quad \text{（式 10）}$$

到达 T_r1/2 后，次级整流器反偏关断，初级侧电路开始包含主磁化电感 L_m 的谐振。谐振周期 T_r2 定义为：

$$T_{r2} = 2\pi\sqrt{(L_r + L_m) \cdot C_r} = 2\pi\sqrt{L_p \cdot C_r} \quad \text{（式 11）}$$

此式成立直至开关 Q_HS 关断。系统设计必须同时计入这两个不同的谐振周期——见第 4 章。

第 3 章 HFB 控制 IC XDPS2201（原文 §3）

控制 IC XDPS2201 是面向 HFB 的数字控制 IC。其基本工作原理按以下小节说明：引脚配置（§3.1）、峰值电流控制与零电压开通（§3.2）、输出调节与运行模式（§3.3）、频率抖动（§3.4）、保护（§3.5）。

3.1 引脚配置（§3.1）

见原 PDF 图 6（第 10 页）：PG-DSO-14 引脚排布——1 LSGD｜2 N.A.｜3 VCC｜4 GND｜5 ZCD｜6 VS｜7 HV｜8 MFIO｜9 FB｜10 CS｜11 N.A.｜12 HSGND｜13 HSVCC｜14 HSGD。引脚定义与功能见表 1。

表 1 引脚定义与功能（全表）

3.2 峰值电流控制与零电压开通（§3.2）

XDPS2201 对初级电感电流实施正、负双峰值的峰值电流控制。见原 PDF 图 7（第 11 页）：正峰值电流设定方案。

控制器根据反馈信号 V_FB、母线电压与输出电压电平设定目标峰值电流 I_MAGpos，随后计算目标电压 V_CSSET 并与 CS 脚电压 V_CS 比较；一旦 V_CS 超过目标 V_CSSET，HS 开关 Q_HS 关断。由此，HS 开关的导通时间由反馈信号、输入电压与输出电压电平共同决定，实现输出电压调节。

为保证 HS 开关 ZV 开通，负电流需要一定幅值。由 HFB 主功率级（图 1）可见，LS 开关导通期间的负峰值电流无法经采样电阻检测。为此，XDPS2201 对电感负峰值电流实施自适应控制：LS 开关导通时间基于参数 t_TRANS、电压 V_in 及时间设定 t_LS2ZCDnom 与 t_LS2ZCDmin 计算；LS 开关关断后，再按实测时间 t_LS2ZCDCRM 调整下一开关周期的 LS 栅导通时间，保证 HS ZV 开通所需的负电流幅值。实测时间 t_LS2ZCDCRM 携带负电流幅值信息：负电流幅值越大，实测时间越短。若实测时间长于内部目标时间，说明负峰值电流幅值小于目标——控制器将在下一周期加长 LS 导通时间，反之亦然。由此，负电流幅值被控制在恰好实现 HS ZV 开通、且传能效率尽可能高的水平。

3.3 输出调节与运行模式（§3.3）

XDPS2201 采用多种运行模式，保证全输入/输出范围的高系统效率。

图 2 给出标称输出条件下 CRM 波形。在标称输出功率附近的一定功率范围内，控制器只调节正峰值电流幅值来调节输出电压：负载越轻，正电流幅值越小、HS 导通时间越短，而负峰值电流按 HFB 输入电压调整。在相同 V_in（因而相同负峰值电流）下，负载越轻开关频率越高、系统效率下降。为避免这一效率下降，控制器在一定的负载范围内引入第一种断续运行——零电压谐振谷底开关（Zero-Voltage Resonant Valley Switching, ZV-RVS），典型开关波形见原 PDF 图 8（第 13 页）。

该运行模式下，一旦正电流幅值降到 ISETCRM2RVS（I_SETnom·I_SETCRM2RVS_perc）以下，就在 t_TRANS 时刻 LS 开关关断后加入等待时间 t_waitgap（见原 PDF 图 9，第 13 页：运行模式总览）。如此，有效开关周期 t_HBperex 增大、系统效率提高。XDPS2201 中插入的时间间隔 t_waitgap 取决于负载电流：负载电流越小，振铃周期数 N_RVSval 越多、等待时间越长。

为在下一开关周期产生 HS ZV 开通所需的负电流幅值，LS 开关在 ZCD 信号上升沿之后计数 N_RVSval 个谷底、于 t_ZCDrefilRVS 时刻开通。这一 LS 栅脉冲称为 ZVS 脉冲，宽度为 t_ZVS。在 t_ZVS 期间 SR MOSFET 正偏导通，能量从变换器次级流向初级。这一反向传能对系统效率影响不大（该能量并未耗散为损耗），它帮助在磁化电感中建立所需负电流，同时给谐振电容充电。

原文 Note：实际应用中，t_ZVS 的最小时间至少应等于或大于 SR 控制器的最小导通时间，以避免 HS 开关与 SR MOSFET 的导通交叠。

若系统在 ZV-RVS 模式运行中负载电流增大，视输出电压/电流水平，可能退回 CRM。这一边界由四个可编程参数控制：I_SETCRM2RVS_perc、ISETRVS2CRM_perc、Vout_CRM2RVS 与 Vout_RVS2CRM（图 9）。CRM 与 ZV-RVS 的边界由这些参数设定，而 t_waitgap 由合适的过零谷数 N_RVSval 控制——见原 PDF 图 10（第 14 页）。

ZV-RVS 模式中，间隔时间 t_waitgap 通过计数过零谷数 N_RVSval 实现（图 8）：若设定峰值电流高于该输出电压下的阈值 I_MAGposRVS(−)，目标谷数 N_RVSval 减 1；若低于阈值 I_MAGposRVS(+)，则加 1。迟滞量为：

$$I_{MAGposRVShys} = \tfrac{1}{3} \cdot I_{MAGposnom} \quad \text{（式 12）}$$

与 DS 式 35（I_MAGposRVShys = ⅓×I_MAGposnom）同源。

直线 I_MAGposRVS(+) 由两个端点 (0, I_MAGposRVS0V) 与 (V_ZCDnom, I_MAGposnom) 确定；I_MAGposRVS0V 可经参数 IMAGposRVS0V_perc 配置为 I_MAGposnom·I_MAGposRVS0V_perc，I_MAGposnom 为常量。配合迟滞 I_MAGposRVShys，直线 I_MAGposRVS(−) 随之确定。

实际系统中，t_waitgap 期间的振铃是衰减的、幅值随时间减小。因此振铃计数 N_RVSval 上限为可配置的 N_RVSvalmax，以保证可靠的过零检测。当计数值到达 N_RVSvalmax 时，系统可进入断续导通模式（Discontinuous Conduction Mode, DCM）——由参数 ENDCM 使能或禁用。

系统刚进入 DCM 时，以略微抬高的峰值电流 125%·I_MAGposRVS(+) 运行，为 ZV-RVS 到 DCM 的稳定模式切换留出迟滞。负载电流继续减小时，开关频率下移，但受设定的 DCM 最低开关频率 F_DCMmin 限制；负载再减，则峰值电流被调低以调节输出电压。

输出电流继续下降、到达突发进入电平 I_outBMen（按参数 ISETBMen_perc 配置为 I_outnom·I_SETBMen_perc）时，系统进入另一种断续运行——突发模式（Burst Mode, BM），进一步降低等效开关频率、提升系统效率。BM 运行见原 PDF 图 11（第 15 页）。

基于参数 ISETBMen_perc 导出突发进入对应的 FB 脚电压 V_FBBMen。一旦 V_FB 低于 V_FBBMen，系统进入突发模式，从突发间隔（burst frame off-time，突发帧关断时间）开始；之后当反馈电压升过阈值 V_FBBMctrl，间隔结束、下一突发帧（burst frame on-time，突发帧导通时间）开始。突发帧导通期间反馈电压下降，跌破 V_FBBMctrl 后又开始下一间隔。突发运行期间，峰值电流按直线 I_MAGposRVS(+) 随输出电压电平设定（图 10）。

负载功率增大时系统可退出 BM。退出分快速与慢速两种：大功率跳升时反馈电压升过设定阈值 V_FBBMfastex，系统立即退出突发、进入 CRM 或 ZV-RVS（由 ENBMfastexCRM 控制）——快速退出；输出功率缓慢增大时，BM 期间基于峰值电流设定点 I_MAGposRVS(+)、突发帧导通时间 t_BMfon 与突发帧周期 t_BMperiod 估算输出电流，一旦估算电流连续 N_BMexreqthr 个突发周期高于阈值 ISETBMex（按参数 ISETBMex_perc 配置为 I_outnom·I_SETBMex_perc），系统退出突发——慢速退出。（译注：此处原文印作 “ISETBMenx_perc”，按上下文应为 ISETBMex_perc 之误。）凭借快慢两种退出控制，控制器保证输出电压调节良好、突发退出过渡可靠。

与 DS 的对应：突发进入阈值推导同 DS 式 39，突发运行同 DS 式 40/41，退出偏置同 DS 式 42/43——机理推导见 00 全译 §5.3.4，此处不重复。

3.4 频率抖动（§3.4）

开关频率抖动（frequency jitter）使开关频率的频谱在其中心点附近展宽，降低噪声电平，有利于 EMI 滤波器设计。

激活抖动功能须满足两个条件：系统处于 CRM 运行；瞬时输入电压高于配置阈值 V_in_jitter（译注：原文 “up the configured” 疑为 “above the” 之误，按 §5.3.9“高于该阈值激活”译出）。每个抖动步的持续时间 t_Jitterstpdel 必须远长于调节环路的整定时间。

与 DS 的对应：抖动通过调制 I_MAGpos 与 I_MAGneg、保持二者之和恒定实现（I_out 不受影响），推导见 DS 式 44~48。

3.5 保护（§3.5）

IC 的 MFIO 脚是 IC 与计算机之间参数化通信的接口；保护触发时，故障码也从此脚发出。表 2 给出控制 IC 实现的全部保护特性、故障码、反应、判据与可能的根本原因。

表 2 故障码与保护特性对照（全表，19 项）

脚注（原文）：1⁾ 固件中该阈值置 0 = 此保护禁用。2⁾ 译注：原表印作 V_MFIOOTPtrig/V_MFIOOTPrel，按 §5.3.7 两参数均为电阻阈值 R_MFIOOTPtrig/R_MFIOOTPrel，V 系原文排印之误。3⁾ 原文 “CPU overload or run timing”，语义欠明（疑为 runtime error 之意），照录。

译注：① 故障码 3 的判据与 DS 式 50（CS 脚短路保护 CSSCP 的 t_HSOnmax）同源。② 码 1/2/11/18 的反应原文为“立即重启（immediate restart）”，而 DS 表 4 把 SBOP/FBOP 的反应记为“停止运行并进入吸合相位 bang-bang 模式”——两文档口径略有出入，以 DS 为准。③ 各保护的配置参数详见 §5.3.7。

例如，见原 PDF 图 12（第 17 页）：输出过流保护 OCP1max 触发时 MFIO 脚上的信号波形——先是一个 2 µs 的起始指示脉冲，其后全部下降沿与上升沿的总数即表 2 中的故障码编号。便于抓取故障码的示波器设置：单次触发（single trigger），触发电平 3 V、脉宽大于 1.5 µs。

第 4 章 HFB 功率级设计（原文 §4）

本章聚焦 HFB 功率变换器的通用设计流程与设计考量，包括：关键初始设计参数（§4.1）、变压器关键参数与谐振电容（§4.2）、IC 各脚外围元件（§4.3）、输出调节器（§4.4）。

4.1 关键初始设计参数（§4.1）

除前述参数（V_outnom、I_outnom 与 V_in_OVP）外，还须定义：

• 最低工作输入电压 V_in_min；
• 次级整流二极管或同步整流（SR）MOSFET 的阻断电压——此处为 SR MOSFET 的 V_DS_SR；
• SR MOSFET 的电压降额因子 k_VDS_SR。

4.2 变压器关键参数与谐振电容（§4.2）

4.2.1 变压器关键参数（§4.2.1）

（一）确定变压器匝比 N

匝比与 SR MOSFET 阻断电压及 Q_HS 最大导通占空比的选择相关，说明如下。

一般地，HS 开关导通期间 SR MOSFET 的漏源电压为：

$$V_{DS\_SR\_op} = \frac{V_{in} - V_{Cr}}{N} + V_{out} \quad \text{（式 13）}$$

式中 V_Cr 与 V_out 的取值取决于工况，例如冷启动时的首个 LS 脉冲期间，或正常运行期间。

HFB 系统运行从 LS 开关开通开始，以便给 HS 驱动器的电容 C_HSVCC 充电。在第一个 LS 栅脉冲时，谐振电容被放电——它此前由 HFB 输入电压经“Q_HS/Q_LS 漏源电容与 C_r 构成的电容分压器”预充电。见原 PDF 图 13（第 19 页）：冷启动时的 V_Cr——蓝色曲线为谐振电容电压、粉色为谐振腔电流、绿色为 SR MOSFET 漏源电压。可见 Q_HS 开通瞬间谐振电容电压约 −3.6 V。

正常运行时，把式 3 代入，V_DS_SR_op 可简化为：

$$V_{DS\_SR\_op} = \frac{V_{IN}}{N} \quad \text{（式 14）}$$

兼顾两种情况，由过压保护电平 V_in_OVP 定出匝比下限 N_min：

$$N_{min} = \frac{V_{in\_OVP}}{V_{DS\_SR} \cdot k_{VDS\_SR}} \quad \text{（式 15）}$$

对传统反激变换器，k_VDS_SR 通常取 80% 左右。匝比上限 N_max 则由最低工作母线电压 V_in_min 与 HS 开关最大占空比 D_max 决定。由伏秒平衡：

$$N_{max} = D_{max} \cdot \frac{V_{in\_min}}{V_{outnom}} \quad \text{（式 16）}$$

N_max 取决于 D_max 与 V_in_min。D_max 对变压器电感比 L_r/L_p 的依赖见 §4.2.3；V_in_min 的决定因素如下。

对无 PFC 级的 AC-DC 变换器，输入电流只在交流半周的一部分时间 t_cond 内导通（见原 PDF 图 14，第 20 页：AC 输入电流导通期），可描述为：

$$t_{cond} = \frac{1}{2 \cdot f_{ac}} \cdot \left( \frac{1}{2} - \frac{\sin^{-1}\left(\dfrac{V_{in\_min}}{\sqrt{2} \cdot V_{ac\_minRMS}}\right)}{\pi} \right) \quad \text{（式 17）}$$

最低电压 V_in_min 与多个因素相关：系统最大输出功率 P_out_max、系统效率 η、所选母线电容 C_in、最低输入电压 V_ac_minRMS 与电网频率 f_ac，由下列各式描述。

半个交流周期内电容 C_in 的能量变化：

$$\Delta E_{Cin} = \tfrac{1}{2} \cdot C_{in} \cdot \left(2 \cdot V_{ac\_minRMS}^2 - V_{in\_min}^2\right) \quad \text{（式 18）}$$

（译注：括号内即 (√2·V_ac_minRMS)² − V_in_min²，√2² 被写作 2，按原式照录。）输出吸取的能量：

$$\Delta E_{Cin} = \frac{P_{out\_max}}{\eta} \cdot \left(\frac{1}{2 \cdot f_{ac}} - t_{cond}\right) \quad \text{（式 19）}$$

由式 17~19，电容 C_in 与相应的 V_in_min 可表示为：

$$C_{in} = \left(\frac{1}{2} + \frac{\sin^{-1}\left(\dfrac{V_{in\_min}}{\sqrt{2} \cdot V_{ac\_minRMS}}\right)}{\pi}\right) \cdot \frac{P_{out\_cont}}{\eta} \cdot \frac{1}{f_{ac}} \cdot \frac{1}{\left(2 \cdot V_{ac\_minRMS}^2 - V_{in\_min}^2\right)} \quad \text{（式 20）}$$

式中 P_out_cont 为最大连续输出功率。（译注：式 18/19 用 P_out_max、式 20 用 P_out_cont，两口径按原文照录；由式 17+19 代入式 18 可完整推出式 20，三者自洽。）

确定匝比的另一因素是变压器构造——磁芯、骨架与线材。据此即可定出所需匝比 N。

（二）确定变压器电感

HS 开关导通占空比在标称输出条件下为 50%，对应输入电压 V_in_OpC1（OpC1 = operating condition case 1，工况 1，用于与其他工况区分）为：

$$V_{in\_OpC1} = 2 \cdot N \cdot V_{outnom} \quad \text{（式 21）}$$

基于 HFB 电流传输函数，正峰值电流为：

$$I_{MAGposnom} = 2 \cdot \left(1 + I_{MAGnegnom\_perc}\right) \cdot \frac{I_{outnom}}{N} \quad \text{（式 22）}$$

参数 IMAGnegnom_perc 是负峰值电流 I_MAGneg（图 2）相对电流 2·I_outnom/N 的系数——该负电流用于 Q_HS 的 ZV 开通，起始点取 15%。

磁化电感中的峰峰电流为：

$$I_{MAGpkpknom} = 2 \cdot \left(1 + 2 \cdot I_{MAGnegnom\_perc}\right) \cdot \frac{I_{outnom}}{N} \quad \text{（式 23）}$$

给定工况 OpC1 下的期望开关频率 f_des，LS 开关导通时间 t_LSon_OpC1 由下式计算：

$$t_{LSon\_OpC1} = \frac{1}{f_{des}} \cdot \frac{V_{in\_OpC1} - N \cdot V_{outnom}}{V_{in\_OpC1}} \quad \text{（式 24）}$$

所需磁化电感 L_p 由下式计算：

$$L_p = \frac{t_{LSon\_OpC1} \cdot N \cdot V_{outnom}}{I_{MAGpkpknom}} \quad \text{（式 25）}$$

与 03 文档步骤 3 的 Lm 公式同源（Lm = t_TRANSnom·N·Vout/IMAGpp）。

按给定匝比与磁芯形状确定 L_p 后，漏感系数 k_Lr 可按磁芯形状与绕组构造估计，漏感 L_r 由下式计算：

$$L_r = k_{Lr} \cdot L_p \quad \text{（式 26）}$$

变压器绕制完成后，漏感也可直接测量。

4.2.2 谐振电容（§4.2.2）

谐振电容 C_r 由下式计算：

$$C_r = \left(\frac{t_{LSon\_OpC1}}{\pi}\right)^2 \cdot \frac{1}{L_r} \quad \text{（式 27）}$$

（译注：来源为半谐振周期 π√(L_r·C_r) ≈ t_LSon_OpC1 ≈ t_TRANS，即式 10 的半周期。）

至此，主电路设计流程叙述完毕，主功率级参数均已算出。

4.2.3 设计约束（§4.2.3）

为控制成本，谐振电容应尽可能小、所需并联的电容数量尽可能少。但对给定的 t_TRANS，C_r 与 L_r 的取值存在以下设计约束。

（一）Q_HS 的最大占空比 D_max

图 5 给出 HFB 的两个谐振周期。这两个谐振周期与峰值电流控制方法共同限制了 HS 开关的最大导通占空比 D_max。

HFB 采用峰值电流控制。通常 Q_HS 的导通时间是谐振周期 T_r2 的一小部分（图 15 中的 t_HSon），期间初级电流几乎线性上升。考虑极端情况，峰值电流控制下 Q_HS 的最大可能导通时间 t_HSon_max 为谐振周期 T_r2 的 1/4（见原 PDF 图 15，第 22 页）：

$$t_{HSon\_max} = \frac{T_{r2}}{4} \quad \text{（式 28）}$$

忽略两管死区与负电流时间，完整开关周期为：

$$T_1 = t_{HSon\_max} + \frac{T_{r1}}{2} = \frac{T_{r2}}{4} + \frac{T_{r1}}{2} \quad \text{（式 29）}$$

由此得到最大占空比 D_max 与变压器电感比的关系：

$$D_{max} = \frac{\dfrac{T_{r2}}{4}}{\dfrac{T_{r2}}{4} + \dfrac{T_{r1}}{2}} \quad \text{（式 30）}$$

代入式 10 与式 11，得：

$$\frac{L_r}{L_p} = \frac{1}{4} \cdot \left(\frac{1}{D_{max}} - 1\right)^2 \quad \text{（式 31）}$$

译注：提取文本把式 31 压扁成 “4·(1/(Dmax−1/2))²” 形态，经原 PDF 第 23 页图形核实为 ¼·(1/D_max−1)²；且与原文数值验证自洽——D_max=55%/70%/75% 时 L_r/L_p 分别为 16.7%、4.59%、2.78%（代入 ¼·(1/D−1)² 精确吻合）。

由式 31，Q_HS 的最大占空比 D_max 受变压器电感比 L_r/L_p 限制，而后者由变压器结构与工艺决定。原文 Note：D_max 大意味着次级侧 RMS 电流大，对系统效率曲线有负面影响。

（二）谐振电容 C_r 的选择

USB-PD 应用输出电压范围宽，此时谐振电容宜选对工作电压依赖小的类型（如薄膜电容）。对高性价比、超高功率密度设计，谐振电容值必须尽可能小；但小谐振电容存在物理限制。基于 CRM 仿真波形（见原 PDF 图 16，第 23 页）讨论如下。

Q_HS 导通期间，流过变压器初级绕组的电流（图 16 底部蓝色曲线）为：

$$i_{Lp}(t) = i_{Lr0} \cdot \cos(w_{r2}t) + \frac{V_{in} - V_{Cr0}}{Z_{r2}} \cdot \sin(w_{r2}t) \quad \text{（式 32）}$$

谐振电容电压（黄色曲线）为：

$$v_{Cr}(t) = V_{in} - (V_{in} - V_{Cr0}) \cdot \cos(w_{r2}t) + Z_{r2} \cdot i_{Lr0} \cdot \sin(w_{r2}t) \quad \text{（式 33）}$$

其中：

$$w_{r2} = \frac{2\pi}{T_{r2}} \quad \text{（式 34）} \qquad\qquad Z_{r2} = \sqrt{\frac{L_p}{C_r}} \quad \text{（式 35）}$$

由式 32~35，初级侧可达的最大电流受参数 Z_r2 限制：保持 L_p 与 V_in 不变，C_r 越小，最大峰值电流越小、可传送功率越小——对给定的最大可传送功率，C_r 存在下限。此外，采用小 C_r 时，为达到一定峰值电流须抬高 V_in_min，这需要更大的输入电容 C_in——在体积受限时可能成为瓶颈。而且 C_r 越小，谐振电容上的电压纹波越大，需要更高的额定电压——成本反升，与“用小电容降低系统成本”的初衷相悖。

系统优化建议：遵循本文给出的设计流程，并基于该设计与实测结果进一步优化。

4.3 IC 各脚外围元件（§4.3）

以原 PDF 图 3（第 5 页）的原理图为例，说明各脚外围元件的设计。

4.3.1 CS 脚：采样电阻（§4.3.1）

CS 脚峰值电流控制的最大工作电压（V_CSOCP1max）典型为 0.437 V。采样电阻取值：

$$R_{shunt} = \frac{V_{CSOCP1max} \cdot I_{setnom\_perc}}{2 \cdot \dfrac{I_{outnom}}{N}} \quad \text{（式 36）}$$

与 DS 式 17（R_Shunt = N/2×(I_SETnom%×V_CSOPmax)/I_outnom）同源。I_setnom_perc 取 50% 以获得良好的过功率能力。

板上的采样电阻取值须接近该计算值。采样电阻确定后，最坏情况峰值电流可按下式计算：

$$I_{HB\_pk\_wc} = \frac{V_{CSOCP2}}{R_{shunt}} + \frac{V_{in\_OVP} - N \cdot V_{outnom}}{L_p} \cdot t_{CSOCP2pd} \quad \text{（式 37）}$$

式中第二项来自 HS 开关关断时的传播延迟。

4.3.2 VS 脚：分压器（§4.3.2）

VS 脚经电阻 R_VSH 与 R_VSL 的分压器检测 HFB 输入电压 V_in。阻值选择取决于三个主要因素：VS 脚的测量范围、引脚漏电流、电阻上的功耗。分压电阻须满足：

$$k_{R\_VS} = \frac{R_{VSL}}{R_{VSL} + R_{VSH}} \leq \frac{V_{VSmax}}{V_{in\_max}} \quad \text{（式 38）}$$

$$\frac{V_{in\_min}}{R_{VSL} + R_{VSH}} \geq k_{I\_vs} \cdot I_{VSlkmax} \quad \text{（式 39）}$$

其中：V_VSmax 为 VS 脚可测最大电压；V_in_max 为最大母线电压；I_VSlkmax 为 VS 脚最大漏电流；k_I_vs 为分压器电流与引脚漏电流之比，通常取 10。满足以上要求后，电阻值应尽可能高，以最小化电阻功耗。

VS 脚可能需要一个小电容滤除开关噪声——通常数百 pF 以内。电容过大会导致时间延迟增大，因而在 AC 谷点处信号 V_VS 偏低，可能误触发快掉电保护（fast brown-out）。

4.3.3 辅助绕组匝比与分压器（§4.3.3）

传统上，辅助绕组电压 V_a 用于为控制 IC 供电与 ZCD 检测。XDPS2201 中它还额外用于输出电压电平测量。为正确测量输出电压，须同时恰当设计辅助绕组 N_a 对次级绕组 N_s 的匝比（N_a/N_s）与电阻分压比 R_ZCDL/(R_ZCDH+R_ZCDL)。

确定匝比 N_a/N_s 的主要因素是最大输出电压电平 V_out_OVP 与 IC 最大工作电压 V_VCCmax。该匝比须满足下式，且取值应尽可能高：

$$\frac{N_a}{N_s} \leq \frac{V_{VCCmax}}{V_{out\_OVP}} \quad \text{（式 40）}$$

匝比确定后，分压比的计算基于以下两点：输出过压电平设定 V_out_OVP；引脚漏电流。

IC 通过“Q_LS 导通期间把 ZCD 脚电压与固定过压保护阈值 V_ZCDOVP 比较”实现输出过压保护。据此，ZCD 脚电阻的分压比定义为：

$$k_{Rzcd} = \frac{R_{ZCDL}}{R_{ZCDL} + R_{ZCDH}} = \frac{V_{ZCDOVP}}{V_{out\_OVP}} \cdot \frac{N_s}{N_a} \quad \text{（式 41）}$$

满足分压比后，再计及引脚漏电流即可进一步计算电阻取值。与 VS 脚分压器同理，分压电阻中须流过最小电流，以最小化输出电压测量误差。

原文 Note：数据手册给出的 ZCD 脚漏电流是钳位电流，远大于 ZCD 脚电压较低（过零检测与输出电压测量时）时的实际漏电流。以该漏电流为设计参考时，分压器电流对漏电流的倍数不必像 VS 脚那样取 10，取 2~3 即可。

ZCD 信号可能需要电容 C_ZCD 来最小化开关噪声；但电容量必须尽可能低，以最小化 ZCD 信号相对 V_HB 的时间延迟。同理，分压电阻阻值不宜过高——这些电阻的功耗通常不是问题。

对宽输出电压范围且谐振腔使用陶瓷电容的应用，谐振电容量常随输出电压变化。若该依赖未被参数 t_TRANSRVS0V_perc 良好补偿、较低输出电压下 Q_LS 导通时间短于 T_r1/2，ZCD 信号会出现毛刺、过零检测受扰。这类扰动只能靠恰当的 t_TRANSRVS0V_perc 取值解决，加大 C_ZCD 无效。

4.3.4 HV 脚：高压电阻（§4.3.4）

HV 脚外接电阻，限制 VCC 建立期间 IC 内部的功耗。电阻取值主要受电容 C_VCC 的充电时间限制：

$$R_{HV} \leq \frac{V_{in\_min} \cdot t_{VCC\_chargeup}}{C_{VCC} \cdot V_{VCCon}} \quad \text{（式 42）}$$

式中 t_VCC_chargeup 是把 VCC 电容充到 IC 开通阈值 V_VCCon 的目标时间。HV 脚电阻有两种接法：

• 接输入电容 C_in（如图 3）；
• 经两只高压二极管接交流电网的相线与中线（如数据手册所示）。

两种接法各有优劣：第一种不需要高压二极管、更省成本，但系统解除锁存（de-latch）耗时更长——须等 C_in 放电到 V_VCC-UVLO 电平以下，实际时间取决于 C_in 与瞬时输入电压 V_in，二者越大时间越长。

4.3.5 FB 脚：滤波电容（§4.3.5）

FB 脚内部有上拉电阻 R_FBpu。应用中该脚接反馈光耦，小电容 C_FB 帮助滤除高频开关噪声、稳定工作。典型取 100 pF 左右。

4.3.6 MFIO 脚：外接热敏电阻（§4.3.6）

MFIO 脚集成三个功能：参数化用的 UART 通信；外接 NTC 电阻的温度检测；调试用故障码输出。

UART 通信所需硬件与软件见 §5.1 与 §5.2。MFIO 脚内部有上拉电阻 R_MFIOpu；配合外接 NTC，控制 IC 通过测量 MFIO 脚电压电平（间接得到 NTC 阻值）检查 NTC 温度，将阻值与过温保护（OTP）触发/释放阈值 R_MFIOOTPtrig、R_MFIOOTPrel 比较，以执行 OTP 保护。

原文 Note：MFIO 脚开路时，该脚被内部电阻上拉到参考电压 V_REF——远高于默认的 OTP 等效触发电压阈值，OTP 被禁用。

此外，保护触发时该脚用于输出故障码，详见 §3.5。

4.3.7 LSGD 与 HSGD：栅电阻与自举电路（§4.3.7）

半桥配置的驱动器集成于 IC 内部。对典型 USB-PD 应用（图 3）及数百瓦以下的常规 SMPS（图 4），驱动输出可各经一只 10 Ω 左右的电阻接 MOSFET（R_HSGD 与 R_LSGD，出于热考虑）；MOSFET 栅源之间照常需要 10 kΩ 左右的电阻（R_HSGS 与 R_LSGS）。

HS 驱动器需要自举电路。自举电阻 R_BS 不宜太小——否则充电电流过大、流过采样电阻，可能误触发 OCP2 保护；反之电阻过大则 HS 驱动电容充电无效。通常取 2~5.1 Ω，HS 栅驱动电容 C_HSVCC 取 100 nF 左右即可满足应用。

4.3.8 VCC 供电：VCC 电容（§4.3.8）

VCC 供电有三种可能来源：启动单元（主要用于冷启动与保护期间的 VCC 充电）；输出电压较高时的辅助绕组；低输出电压时的谐振电容。

正常运行（含突发模式）时，VCC 应由辅助绕组与谐振电容生成。极长突发间隔期间 VCC 电容电压跌破 V_VCCslpHVon 时，启动单元可能在突发模式中开启以维持 VCC——但应避免这种情况，以保持轻载下的系统效率。为此，VCC 电容取值相对较高会有帮助：接 VCC 脚的 C_VCC1 或缓冲电容 C_VCC3（见图 3）均可。

VCC 电容总取值主要取决于 VCC 充电时间、系统启动时间要求与突发间隔时间。突发间隔越长，电容须越大。典型取 47~100 µF 即可满足大多数应用。

4.4 输出调节器（§4.4）

HFB 经宽带宽反馈信号支持快速的输入与负载响应，这需要III 型（type III）补偿器（见原 PDF 图 17，第 28 页）或类似结构。此类补偿器的特性与参数设计在文献 [3] 中有充分阐述。对 USB-PD 应用，HFB 控制器响应反馈信号的速度与输出纹波共同决定电压调节表现，而输出电压偏移或精度由次级侧 PD 器件控制。

第 5 章 参数化（原文 §5 Parameterization）

控制 IC 提供灵活的参数配置以方便使用。参数配置需要特定的配套硬件与软件，说明如下：所需硬件（§5.1）、.dp vision 工具（§5.2）、可配置参数（§5.3）。

5.1 所需硬件（§5.1）

与控制 IC 通信需要 dp interface board Gen 2 接口板（见原 PDF 图 18，第 29 页）。接口板经板左端的 mini-B USB 口连接计算机，通信建立后 LED USB 点亮；板右端有一个 8 针连接器用于与控制 IC XDPS2201 通信（见原 PDF 图 19，第 29 页），其中 VCC、Comm、GND 三针必须分别接到 IC 的 VCC、MFIO、地引脚。

原文 Note：到计算机与到应用 IC 的连接线都应尽可能短。例如到计算机的 USB 线不得超过 1 m，以避免线上的电压降——这对把参数烧写（burn）进 XDPS2201 至关重要。

接口板固件须为 2.5 版（dpIfGen2_V2.5.0_2017_6_27）或更高才能与 XDPS2201 通信；可在 .dp vision 工具的 Tools\DpifGen2 firmware update 下核验。

5.2 .dp vision 工具（§5.2）

本节介绍 .dp vision 工具、测试/烧写配置集（configuration set）的操作规程与 .csv 文件。

5.2.1 .dp vision GUI（§5.2.1）

除 dp 接口板外还需 .dp vision 工具；支持 XDPS2201 的版本须为 2.1.0.0 或更高。图形用户界面（GUI）见原 PDF 图 20（第 30 页）。版本号显示在 GUI 左上角；命令图标提供各功能的快捷入口（也可经主窗口顶部菜单访问）。参数区有三个子窗口：设计参数（design parameter）、参数描述（parameter description）与说明图（explanatory image）。这些窗口用法一目了然，.dp vision 用户手册在 Help 菜单下。成功加载 .csv 文件后，文件名显示在 GUI 左下角。

原文 Note：若安装包中不含说明图，须把包含全部图片的 zip 文件解压并保存到 .dp vision 下的 images 文件夹（见原 PDF 图 21，第 30 页）；Infineon Technologies AG 文件夹可在用户文件夹窗口中找到。

GUI 左下角有一个 “Display Additional Design Information”复选框：勾选后显示若干对系统搭建有重要意义的派生参数，例如“System settings”组中的采样电阻 R_shunt。

5.2.2 参数值修改（§5.2.2）

GUI 中所有输入参数的值都可以修改。修改前强烈建议阅读该参数的描述与限值。按回车键确认修改后，.dp vision 会检查参数值的合理性：若输入值违反任何限值，该值变红、发出警告音，并在右上角子窗口显示错误（见原 PDF 图 22，第 31 页）。若某参数与其他参数相关联，修改它可能使其他参数值失效——保存配置、测试或烧写配置集之前必须先改正失效值。

5.2.3 测试配置集操作规程（§5.2.3）

视应用而定，默认参数集可能需要微调以获得更好性能。为试用新参数集，.dp vision 支持不烧写进控制 IC 存储单元的测试——即 Test Configuration Set 功能。须按顺序执行：

1. 加载 .csv 文件；
2. 恰当设置参数值；
3. 保存 .csv 文件；
4. 给设备上电；
5. 打开 AC 电源；
6. 执行 Test Configuration Set。

完成后显示消息窗口（见原 PDF 图 23，第 32 页），应用随即以新配置的参数集自动启动。

原文 Note：若第 6 步“Test Configuration Set”先于第 5 步“打开 AC 电源”执行，则使用的是最近存储的参数集而非新配置的参数集。

图 23 的消息只显示受影响的固件应用参数（APARAM）地址与对应值，不显示原始输入参数——实际上，.dp vision 工具基于加载的 .csv 文件把输入参数值计算、转换成定义格式并按正确顺序排列，只有这样才能被控制 IC 接收并据此运行。

5.2.4 烧写配置集操作规程（§5.2.4）

参数集经测试并固定后，可烧写进存储单元，避免每次重复 Test Configuration Set 的步骤。点击 Burn Configuration Set 图标，显示消息窗口（见原 PDF 图 24，第 32 页）。

如消息窗口标题 “Patching parameter(s)” 所示，Burn Configuration Set 只修改与 XDPS2201 中已存值不同的那些 APARAM 值，而非整个 APARAM 集。用 Show OTP differences 按钮可显示取值不同的参数（见原 PDF 图 25，第 33 页）：图中仅输入参数 Ioutnom 被修改，但显示有多个参数值不同——前 7 项变化依赖于该输入参数。第 8 项（地址 0x67）与 .csv 文件版本号相关：出厂 IC 烧有含默认 .csv 版本号的固件 .ahex 文件（此处 0x0000），而当前加载的 .csv 文件版本号不同（此处 0x0006）——该版本号只用于追踪，不影响系统性能。第 9 项（地址 0x68）是参数值的 CRC 校验和，随取值设置而变。若默认参数集已满足应用，无须 Burn Configuration Set；若已执行过，则该窗口只显示地址 0x67 与 0x68 两项的变化（源于 .csv 版本号与 CRC 结果不同）。

烧写配置集的规程：

1. 加载 .csv 文件；
2. 设置恰当的参数值；
3. 保存 .csv 文件；
4. 执行 Burn Configuration Set。

第 4 步之后，IC 即以新烧写的参数集就绪应用。

5.2.5 .csv 文件（§5.2.5）

参数值调整需要 .csv 文件。.csv 只是获得 IC 运行所需正确 APARAM 的中间载体：它接收客户设计参数，基于这些参数计算若干重要派生参数，并生成 IC 所需的 APARAM。因此，只要应用参数值与默认设置不同，就需要 .csv 文件。

此外，.csv 文件包含固件版本号信息；IC 中存储的固件版本号与加载的 .csv 文件必须匹配，否则无法用该 .csv 文件修改 IC 的 APARAM。

通常 APARAM 烧写可对同一 IC 进行多次，因为每次只烧写有新值的参数；重复烧写次数取决于被修改参数的数量。设计阶段的存储容量一般足够；若剩余空闲存储单元不足，则新一轮参数化需要新 IC。

原文 Note：参数值的任何修改只能在 .dp vision 工具内基于签名（signed）的 .csv 文件进行。用任何编辑器修改、未经 Infineon 签名的 .csv 文件不受 .dp vision 支持——尝试加载未签名 .csv 时，.dp vision 显示错误消息（见原 PDF 图 26，第 34 页）。 另外，所有开发中的项目都应使用最新固件与 .csv 文件——其中包含面向最佳性能的最新改进。

5.3 可配置参数（§5.3）

可配置参数集投产发布须遵守以下规则：

• 参数集必须被完整评估，且只能由控制 IC 的最终用户（我们的客户）发布投产；
• 确保参数集满足应用需求，包括系统技术性能与安全规范；
• 确保整套硬件搭建——含编程/OTP 烧写硬件——已被完整测试、工作正常；
• 每个参数集只对该专属且已评估的 SMPS 硬件有效，包括 PCB 布局与全部所用电子元件（MOSFET、变压器等）。

本节描述固件版本 1.2.0 的参数集，在 .dp vision GUI 中分为以下 10 组：System setting（§5.3.1）、Dimensioning（§5.3.2）、HB（§5.3.3）、RVS/DCM operation（§5.3.4）、Burst（§5.3.5）、Start-up（§5.3.6）、Protections（§5.3.7）、Mode threshold（§5.3.8）、Jitter（§5.3.9）、Others（§5.3.10）。

译注：以下各参数的默认值/范围/容差等级在 DS 表 5~21 中逐项给出（如 IMAGnegnom_perc 起始 15%、NRVSvalmax=10、FDCMmin=20 kHz、OCP1 三级 125%/140%/160%、tARMslp=3.0 s 等），此处按 DG 叙述“参数是什么、为什么、怎么定”，默认数值不重复罗列。

5.3.1 System setting（系统设置，§5.3.1）

本组输入参数：kRvs、Ioutnom、N、Voutnom。勾选 Display Additional Design Information 后，本组可见两个重要派生参数：Rshunt 与 Vcrnom。

输入参数 kRvs（见原 PDF 图 27，第 35 页）：电压 V_in 对 V_s 的比值，定义为 (R_VSH+R_VSL)/R_VSL。VS 脚工作电压范围为 0 到 V_VREF，由 IC 硬件决定。分压比给定的最大值 230 定义了最大 V_in 558 V（译注：230×V_REF(≈2.426 V)≈558 V）。一般把 (R_VSH+R_VSL)/R_VSL 设为 (1.05·V_in_OVP)/V_REF 附近，V_in_OVP 为 HFB 输入过压保护电平。

输入参数 N（图 27）：变压器初级绕组 N_p 对次级绕组 N_s 的匝比，定义为 N_p/N_s。

派生参数 Rshunt（图 27）：给定标称输出电流所需的采样电阻值，按 V_CSOPmax·I_SETnom_perc/(2·I_outnom/N) 计算，V_CSOPmax 典型 0.437 V（脚注：%符号在 .dp vision 工具中保留使用，设计指南与 .csv 文件中该 % 符号的参数名以 _perc 替代）。若板上标称输出电流或变压器匝比有变，采样电阻必须随之修改，使固件与硬件保持匹配、系统正常运行。

输入参数 Ioutnom（见原 PDF 图 28，第 36 页）：标称输出功率下的标称最大连续输出电流；USB-PD 应用中对应最大标称输出电压档，常规 SMPS 中对应额定输出电压。该电流即本控制器的标称输出电流。

输入参数 Voutnom（图 28）：标称最大可调输出电压——USB-PD 应用如 20 V（输出电压档为 5 V、9 V、12 V、15 V、20 V），常规 SMPS 为额定输出电压。该电压即本控制器的标称输出电压。

5.3.2 Dimensioning（参数量定，§5.3.2）

本组输入参数：tTRANSnom、tTRANSRVS0V_perc、IMAGnegnom_perc、tZVSmin、IMAGnegmaxCRM_perc、IMAGnegmaxRVS_perc、VZCDnom。

输入参数 tTRANSnom（见原 PDF 图 29，第 37 页）：能量传递时间，应等于 T_r1/2（图 5）。必须在实板上实测核验，条件为标称输出电压与电流、输入电压约 N·V_out 附近。

输入参数 VZCDnom（图 29）：标称输出电压 V_outnom 下、LS 开关导通期间测得的 ZCD 脚电压。

原文 Note：ZCD 脚检测的输出 OVP 电平（V_zcdovp）典型 1.62 V，本控制器中固定。

输入参数 tTRANSRVS0V_perc（见原 PDF 图 30，第 37 页）：实际时间 t_TRANS 随输出电压电平 V_out 变化。该输入参数表示 t_TRANS0V/t_TRANSnom 之比，t_TRANS0V 为最低工作输出电压处的能量传递时间。取值取决于谐振腔所用电容类型：薄膜电容的容量对偏置电压依赖很小甚至可忽略；陶瓷电容的容量强烈依赖偏置电压、封装与材料。图 30 仅为示意。最终用户必须核查所用谐振电容的依赖特性，并在实板上相应配置 t_TRANSRVS0V_perc，确保最低输出电压下 t_LSon 足够长、ZCD 脚无毛刺。

输入参数 IMAGnegnom_perc（见原 PDF 图 31，第 38 页）：I_MAGneg 相对 2·I_outnom/N 之比；I_MAGneg 是实现 HS 开关 ZV 开通所需的负磁化电流幅值（条件 V_in ≤ 2·V_Cr、CRM 运行）。调节输出电压时，正峰值电流设定点 I_MAGpos 会补偿该负电流。用于本参数计算的 I_MAGneg 幅值应等于自由半桥振荡期间的负电流幅值。

输入参数 IMAGnegmaxCRM_perc（图 31）：同上定义，条件为 V_in = V_in_OVP 且 CRM 运行。

输入参数 IMAGnegmaxRVS_perc（见原 PDF 图 32，第 39 页）：同上定义，条件为 V_in = V_in_OVP 且 ZV-RVS 运行。

输入参数 tZVSmin（图 32）：ZV-RVS 模式运行中 ZVS 脉冲的最小宽度。

原文 Note：它由 HS ZV 开通所需负电流决定。此外，t_ZVSmin 必须等于或大于 SR 控制器的最小导通时间，以避免 HS MOSFET 与 SR MOSFET 同时导通。

5.3.3 HB（半桥，§5.3.3）

本组输入参数：tLS2ZCDnom、tLS2ZCDmin、tdeadLS、tdeadHSRVS、tZCDrefilRVS、tZCDfefilRVS、tZCDfefilCRM、tHSleb。

输入参数 tLS2ZCDnom（见原 PDF 图 33，第 40 页）：V_in ≤ 2·N·V_outnom 且 CRM 运行时，从 LSGD 下降沿到其后 ZCD 下降沿的目标时间延迟（图中 t_LS2ZCDCRM）。该时间影响负磁化电流幅值，进而影响 HS 的 ZV 开通：时间越短，所需负磁化电流幅值越大。

输入参数 tLS2ZCDmin（图 33）：V_in = V_in_OVP 且 CRM 运行时，同一定义的目标时间延迟。影响同上。

输入参数 tdeadLS（图 33）：CRM 与 ZV-RVS 模式中，HS 栅下降沿到其后 LS 栅上升沿之间的死区时间。

输入参数 tZCDfefilCRM（图 33）：CRM 模式中 ZCD 信号下降沿的滤波与延迟时间。它决定 ZCD 下降沿与其后 HS 栅脉冲（上升沿）之间的延迟，保证 V_HB 在 HS 开通前到达 V_in。它与 t_LS2ZCDCRM 一起定义 HS 死区时间：t_HSdeadCRM = t_LS2ZCDCRM + t_ZCDfefilCRM（与 DS 式 32 同源）。

输入参数 tHSleb（图 33）：HS 开关前沿消隐（Leading Edge Blanking, LEB）时间，即正常运行中 HS 开关的最小导通时间。该消隐时间用于避免 CS 脚开关噪声导致 HS 提前关断。若 OCP2 在 t_HSleb 内触发，HS 栅仍由 OCP2 事件关断。

输入参数 tdeadHSRVS（见原 PDF 图 34，第 41 页）：ZV-RVS 运行中，LS ZVS 脉冲与其后 HS 栅脉冲之间的死区时间。

输入参数 tZCDrefilRVS（图 34）：ZV-RVS 模式中 ZCD 信号上升沿的滤波与延迟时间。它决定 ZCD 上升沿与 ZVS 脉冲上升沿之间的延迟，保证开关节点电压 V_HB 到达谷底、最小化 LS 开通损耗。

输入参数 tZCDfefilRVS（图 34）：ZV-RVS 模式中 ZCD 信号下降沿的滤波与延迟时间。它小于 t_ZCDrefilRVS，取辅助绕组负电压 V_aux 实测持续时间的 1/4 是良好的参数化起点。

图 34 所示为 Coss 随漏源电压非线性较弱的开关管情形。现代快速 MOSFET 的 Coss 非线性更强——此时 HB 开关节点电压与 V_aux 波形见原 PDF 图 35（第 42 页）。

5.3.4 RVS/DCM operation（RVS/DCM 运行，§5.3.4）

本组输入参数：ENDCM、FDCMmin、NRVSvalmax。

输入参数 ENDCM（见原 PDF 图 36，第 42 页）：使能/禁用低负载（BM 进入之前）的 DCM 运行。使能后，当 ZV-RVS 运行中的谷数达到最大值 NRVSvalmax 时，系统进入 DCM。DCM 运行中，ZVS 脉冲上升沿不再依赖 V_HB 的谐振谷底。

输入参数 FDCMmin：DCM 运行的最低开关频率限制。

输入参数 NRVSvalmax（见原 PDF 图 37，第 43 页）：ZV-RVS 运行的最大谷数。图中示例设为 4。

5.3.5 Burst（突发，§5.3.5）

本组输入参数：ISETBMen_perc、ISETBMex_perc、tBMprepulse、tBMslpthrpp、NBMexreqthr、NBMexreqthr（译注：原文清单中 NBMexreqthr 重复列了两次，照录）、ENBMfastexCRM、VFBBMfastex。

输入参数 ISETBMen_perc（见原 PDF 图 38，第 44 页）：I_outBMen/I_outnom 之比；I_outBMen 为突发模式进入的输出电流。

输入参数 ISETBMex_perc（图 38）：I_outBMex/I_outnom 之比；I_outBMex 为慢速突发模式退出的输出电流。

输入参数 tBMprepulse（见原 PDF 图 39，第 44 页）：突发暂停长于 tBMslpthrpp 定义值时，用于给自举电容预充电的 LS 栅脉冲宽度。

输入参数 tBMslpthrpp（图 39）：使能 tBMprepulse 自举预充电脉冲的时间阈值。突发暂停长于该阈值时，预充电脉冲在突发开始时、ZVS 脉冲之前施加。

输入参数 NBMexreqthr（见原 PDF 图 40，第 45 页）：慢速突发模式退出的突发帧数阈值——定义为平均输出电流高于 ISETBMex_perc 设定值的连续突发帧数。

输入参数 ENBMfastexCRM（图 40）：使能/禁用快速突发退出后直接进入 CRM 运行。使能时，若测得的输出电压（经信号 V_zcd，图 9）允许 CRM 运行，系统退出突发后即以 CRM 运行；禁用时先按 ZV-RVS 模式控制。

输入参数 VFBBMfastex（图 40）：快速突发退出的电压阈值，基于反馈电压 V_fb。

5.3.6 Start-up（启动，§5.3.6）

本组输入参数：Vin_BIP、tZVSst1st、ISETstmax_perc、tstartramp、NHBcyclemax、tstartzcdto。

输入参数 Vin_BIP（见原 PDF 图 41，第 46 页）：吸合（brown-in）检测的电压阈值，基于实测瞬时（峰值）输入电压 V_in。V_VCC 到达 IC 开通阈值 V_VCCon 后，系统启动须校验以下条件：V_in 介于 V_in_BIP 与 V_in_OVP 之间；反馈脚高于固定电平 V_FBBMctrl；外部 NTC 阻值高于释放阈值 R_MFIOOTPrel。全部满足后系统才启动。

输入参数 tZVSst1st（见原 PDF 图 42，第 47 页）：系统冷启动及自动重启间隔之后，为 HS 自举电容预充电的初始 LS 栅脉冲宽度。

输入参数 ISETstmax_perc（见原 PDF 图 43，第 48 页）：I_SETstmax/I_outnom 之比；I_SETstmax 为启动相位的最大电流。系统启动时既要给输出电容充电、又可能要维持标称输出电流，故该参数值必须高于 100%。启动相位在反馈脚电压开始接管正峰值电流控制时结束。

输入参数 tstartramp（图 43）：启动相位中输出电压上升到目标值的时间阈值。反馈信号接管峰值电流设定之前，启动期用 ZCD 脚正电压（V_zcd）做峰值电流控制——目标是让 V_ZCD 在启动时间 t_startramp 内线性上升：实测 V_ZCD 低于目标则增大初级电流，反之减小。

输入参数 NHBcyclemax（图 43）：系统启动 ZCD 搜索相位中，允许无后续过零检测的最大开关周期数阈值。自首个开关周期起计数的无 ZCD 周期数达到该阈值时，系统停止开关、上报 FAIL_start-up_TIMEOUT 错误、进入自动重启。

输入参数 tstartzcdto（图 43）：ZCD 搜索相位中 ZCD 信号监测（ZCD 超时）的最长时间。启动之初无 ZCD 信号可用——若 LS 栅信号后该时限耗尽仍无 ZCD，即触发新的半桥周期；此后有效 ZCD 信号在该时间内到来时，新半桥周期由 ZCD 信号触发。

5.3.7 Protections（保护，§5.3.7）

本组输入参数：Vin_SBOP、Vin_FBOP、Vin_OVP、EVZCDOVP、ENBMVoutUVP、Vout_UVP、tstartto、ISETOCP1lev1_perc、tOCP1lev1bl、ISETOCP1lev2_perc、tOCP1lev2bl、ISETOCP1max_perc、tOCP1maxbl、EVCSOCP2、tARMslp、RMFIOOTPtrig、RMFIOOTPrel、NOTPevmax、EVWDOG。

输入参数 Vin_SBOP（见原 PDF 图 44，第 49 页）：慢掉电保护阈值。V_in 平均值低于该值并持续超过 44 ms 时，触发输入慢掉电保护——系统停止开关、上报 BROWN_OUT_AVG 错误、进入中间重启（intermediate restart）。

输入参数 Vin_FBOP（图 44）：快掉电保护阈值，定义为最低工作输入电压。输入电压每 100 µs 采样一次并与阈值比较：采样电压 V_in 低于该值即触发快掉电保护——系统停止开关、上报 Fast brown-out 错误、进入中间重启。

输入参数 Vin_OVP（图 44）：V_in 过压保护阈值，定义为最高工作输入电压。每 100 µs 采样一次；V_in 高于该阈值即触发输入过压保护——系统停止开关、上报 FAIL_VIN_OVP 错误、进入自动重启。

输入参数 EVZCDOVP（见原 PDF 图 45，第 50 页）：设定对基于 ZCD 脚电压检测到的输出过压事件的反应——自动重启或锁存。

输入参数 ENBMVoutUVP（图 45）：使能/禁用突发模式运行中的输出欠压保护。用于在深度突发运行中捕获 V_VCC 电平过低导致的失效。

输入参数 Vout_UVP（图 45）：基于 ZCD 脚电压的输出欠压保护阈值。该保护仅在 t_startto 之后激活；V_zcd 平均值低于该值即触发——系统停止开关、上报 FAIL_VOUT_UVP 错误、进入自动重启。

输入参数 tstartto（图 45）：启动超时监测的时间阈值，即最大允许启动时间——从首个 LS 栅脉冲到反馈电压自开环电平跌落为止。若该时间内反馈电压未跌落，则触发启动超时保护——系统停止开关、上报 FAIL_start-up_TIMEOUT 错误、进入自动重启。

输入参数 ISETOCP1lev1_perc（见原 PDF 图 46，第 51 页）：I_outOCP1lev1/I_outnom 之比；I_outOCP1lev1 为第一级输出过流保护（OCP1 电平 1，也是最低 OCP 电平）的输出电流阈值。输出电流高于 I_outOCP1lev1 持续超过监测时间窗 t_OCP1lev1bl、且 OCP1lev2 与 OCP1max 均未触发时，OCP1lev1 触发——系统停止开关、上报 FAIL_OCP_TH1 错误、进入自动重启。

输入参数 tOCP1lev1bl（图 46）：OCP1lev1 的监测/消隐时间窗。

输入参数 ISETOCP1lev2_perc（见原 PDF 图 47，第 52 页）：I_outOCP1lev2/I_outnom 之比；第二级输出过流保护（OCP1 电平 2）的输出电流阈值。输出电流高于 I_outOCP1lev2 持续超过监测时间窗 t_OCP1lev2bl、且 OCP1max 尚未触发时，OCP1lev2 触发——系统停止开关、上报 FAIL_OCP_TH2 错误、进入自动重启。

输入参数 tOCP1lev2bl（图 47）：OCP1lev2 的监测/消隐时间窗。

输入参数 ISETOCP1max_perc（见原 PDF 图 48，第 53 页）：I_outOCP1max/I_outnom 之比；最高级过流保护（OCP1max）的输出电流阈值。输出电流高于 I_outOCP1max 持续超过监测时间窗 t_OCP1max 时，OCP1max 触发——系统停止开关、上报 FAIL_OCP1_max 错误、进入自动重启。

输入参数 tOCP1maxbl（图 48）：OCP1max 保护的监测/消隐时间窗。

输入参数 EVCSOCP2（见原 PDF 图 49，第 54 页）：过流保护 2（OCP2）反应的开关——自动重启或锁存。

OCP1lev1、OCP1lev2、OCP1max 三个输出过流保护具有可配置阈值与长于开关周期的监测时间；OCP2 则阈值固定为 V_CSOCP2、每个开关周期都有效：采样电阻电压高于 V_CSOCP2 即触发 OCP2、并在当个周期内停止开关。

原文 Note：OCP2 保护中，前沿消隐时间 t_HSleb 不适用于电流检测信号。如图 49 所示，即使 V_CS 在 t_HSleb 内高于阈值 V_CSOCP2，HS 栅也会立即关断。

输入参数 tARMslp（见原 PDF 图 50，第 55 页）：检测到故障后的自动重启间隔时间。间隔按 t_ARMbase 定义的时间步进计数。

输入参数 RMFIOOTPtrig（见原 PDF 图 51，第 55 页）：MFIO 脚外接 OTP 的触发电阻阈值（NTC 接于 MFIO 脚与 IC 地之间）。实测阻值降到该阈值以下即触发外部 OTP、应用停止。正常运行中触发上报 FAIL_OTP；启动时触发上报 FAIL_OTP_start-up。

输入参数 RMFIOOTPrel（图 51）：MFIO 脚外部 OTP 的释放电阻阈值。温度下降使 NTC 阻值回升、超过该阈值后，系统按 NOTPevmax 的设定恢复运行（走启动流程）或锁存。

输入参数 NOTPevmax（图 51）：OTP 反应分两种情形。其一，NOTPevmax 低于给定最大值：系统自动重启直至达到该次数，之后进入锁存——只有 VCC 断电才能解除锁存，每次 OTP 事件都上报 FAIL_OTP。其二，设为给定最大值（65535）：温度下降、NTC 回升超过 R_MFIOOTPrel 后系统总是自动重启，每次 OTP 事件上报 FAIL_OTP。

输入参数 EVWDOG：看门狗因任何原因未及时复位时的反应——自动重启或锁存。

5.3.8 Mode threshold（模式阈值，§5.3.8）

本组五个输入参数：ISETRVS2CRM_perc、ISETCRM2RVS_perc、Vout_RVS2CRM、Vout_CRM2RVS、IMAGposRVS0V_perc。

输入参数 ISETRVS2CRM_perc（见原 PDF 图 52，第 56 页）：I_outRVS2CRM/I_outnom 之比；ZV-RVS 切回 CRM 的输出电流阈值。

输入参数 ISETCRM2RVS_perc（图 52）：I_outCRM2RVS/I_outnom 之比；CRM 切入 ZV-RVS 的输出电流阈值。

输入参数 Vout_RVS2CRM（图 52）：V_outRVS2CRM/V_outnom 之比；ZV-RVS 切回 CRM 的输出电压阈值。

输入参数 Vout_CRM2RVS（图 52）：V_outCRM2RVS/V_outnom 之比；CRM 切入 ZV-RVS 的输出电压阈值。

输入参数 IMAGposRVS0V_perc（见原 PDF 图 53，第 57 页）：I_MAGposRVS0V 相对 2·I_outnom/N 之比；I_MAGposRVS0V 为输出电压 V_out = 0 V 时的正峰值电流。该参数定义直线 I_MAGposRVS(+)，进而决定 ZV-RVS 运行中谷数变更的阈值与等待时间 t_waitgap；此外，直线 I_MAGposRVS(+) 还按输出电压电平决定突发模式运行中的正峰值电流。

5.3.9 Jitter（抖动，§5.3.9）

本组输入参数：Vin_jitter、dJitterspread_perc、tJitterstpdel。

输入参数 Vin_jitter（见原 PDF 图 54，第 57 页）：使能/禁用开关频率抖动功能的电压阈值。实测输入电压高于该阈值时抖动激活，否则禁用。

输入参数 dJitterspread_perc（图 54）：以基础开关频率百分比给定的频率抖动展宽设定。例如基础开关频率 200 kHz、该参数设 10%，则开关频率在 180 kHz ~ 220 kHz 范围内。

输入参数 tJitterstpdel（图 54）：频率变化各步之间的时间延迟。该值必须长于系统调节整定时间。

5.3.10 Others（其他，§5.3.10）

输入参数 tPDC：峰值电流比较器的传播延迟补偿时间。

与 DS 式 28~31（t_PDCOCP1 = t_PDint + t_PDext 及 ΔI_MAGposcomp 补偿）同源。

对 HFB，获得正确值的简单办法是：核对参数 ISETOCP1lev1_perc 对应的实测 I_OCP1lev1 与目标值——两者吻合则 tPDC 取值正确；若实测 I_OCP1lev1 低于设定目标，则须减小 tPDC，反之增大（见原 PDF 图 55，第 58 页）。

第 6 章 PCB 设计要点（原文 §6 PCB design tips）

PCB 布局有若干通用规则。本节给出获得良好系统性能的实用布局要点——涵盖 IC 封装与占位、PCB 走线布局考量与良好 EMI 设计——包括：IC 封装与占位（§6.1）、PCB 布局考量（§6.2）。

6.1 IC 封装与占位（§6.1）

IC 占位为 PG-DSO-14，14 脚均有键合，但其中两脚（2 与 11）对 HFB 控制器未实际使用。

原文 Note：建议把这两脚接 IC 地，避免经未用引脚拾取噪声。该占位外形尺寸与常规 DSO-16 封装一致（见原 PDF 图 56，第 59 页）。

6.2 PCB 布局考量（§6.2）

PCB 布局须关注高 dv/dt 与高 di/dt 的路径与环路、接地以及 PCB 走线阻抗。以下以图形说明。

敏感信号（见原 PDF 图 57，第 60 页：敏感信号与滤波电容）：此类敏感信号的 PCB 走线务必尽可能短，滤波电容必须靠近 IC 放置。VS 脚分压器中，电阻也要靠近 IC 放置——若 R_VSH 与 R_VSL 之间走线过长，信号 V_VS 很容易受扰。

高 dv/dt 的 PCB 走线（见原 PDF 图 58，第 61 页）：这是最常见的噪声源之一——走线应尽可能短，并与敏感信号保持足够距离，最小化耦合噪声。

高 di/dt 的 PCB 走线（见原 PDF 图 59，第 62 页）：此类信号走线应为低阻抗（走线电阻与电感都要小），且环路面积必须小。多层板设计中可用叠层重叠把环路最小化。

栅驱动环路（见原 PDF 图 60，第 62 页）：栅驱动环路面积必须尽可能小。

接地（见原 PDF 图 61，第 63 页：接地概念）：有三种基本地——G1 功率地、G2 IC 地、G3 特殊地。G3 归入 G1 还是 G2 主要取决于光耦的耦合电容：耦合电容小可归入 G2，否则最好归入 G1。各接地组之间用短线连接；随后各地组必须接到母线电容地，形成星形接地（star-ground）。

良好 EMI 的 PCB 布局要点：设计良好的 PCB 有助于改善板级 EMI 性能，要点包括：EMI 滤波器环路要小；EMI 滤波元件与开关元件之间、以及高 dv/dt 与高 di/dt 走线之间留足间距；母线电容用低 ESR；Y 电容在初级与次级侧的正确连接——通常 Y 电容应接到低噪声点，如功率地或稳定电压。

第 7 章 其他信息（原文 §7 Other information）

还有若干利于良好设计与便捷设计的通用提示：良好 EMI 性能的设计（§7.1）、ZVS 的参数调整（§7.2）、输出电容（§7.3）、谐振电容（§7.4）、宽输出电压范围设计（§7.5）、板上信号探测（§7.6）。

7.1 良好 EMI 性能的设计（§7.1）

系统 EMI 性能取决于多个因素。除 PCB 设计部分已述各点外，以下各点也有贡献。

开关频率选择：一般而言，开关频率比 EMI 规范起始频率低得越多，EMI 滤波器设计越容易——但可能受其他因素限制，如所需变压器尺寸。另一方面，开关频率不应高于 300 kHz——栅脉冲宽度、信号检测与处理存在一定的时间限制。

共模电感：绕组构造起重要作用。环形磁芯上双线并绕（bifilar）的并行绕组能最小化开关噪声拾取——这对紧凑设计很关键。

变压器构造：采取措施可最小化变压器耦合的噪声发射，例如在初次级绕组之间加内屏蔽层。部分实测表明，屏蔽层宜用多股利兹线——噪声衰减足够、对系统效率影响小。

7.2 ZVS 的参数调整（§7.2）

Q_HS 与 Q_LS 的 ZVS 只能靠恰当设置 tLS2ZCDnom、tLS2ZCDmin、IMAGnegnom_perc、IMAGnegmaxCRM_perc 与 IMAGnegmaxRVS_perc 保证。其中 tLS2ZCDnom 与 IMAGnegnom_perc 适用于标称输出电压与电流、输入电压约 V_in_OpC1 的运行；其余参数适用于最高工作输入电压 V_in_OVP。调法：按输入电压 V_in 调整 t_LS2ZCD*（脚注：* 代表三种情形 nom、maxCRM、maxRVS）使 Q_HS 实现 ZV 开通，并测量负电流幅值 I_MAGneg*，然后按下式计算参数值：

$$I_{MAGneg*\_perc} = \frac{I_{MAGneg*}}{2 \cdot \dfrac{I_{outnom}}{N}} \cdot 100 \quad \text{（式 43）}$$

与 DS 式 10/18 的 IMAGneg% 基准（2·I_outnom/N）同源。

宽输入范围设计中，把 IMAGnegnom_perc 的两倍作为 IMAGnegmaxCRM_perc 与 IMAGnegmaxRVS_perc 的取值是良好起点。

7.3 输出电容（§7.3）

输出电容量由三个主要因素决定：规定最大负载阶跃下的纹波要求；突发模式运行中的输出电压纹波要求；突发进入/退出时稳定平滑的过渡。所选输出电容量取满足以上各项要求中的最大值。

7.4 谐振电容（§7.4）

谐振电容可用陶瓷或薄膜电容。为控制成本通常用陶瓷电容；与薄膜相比，陶瓷电容的电压系数大得多，宽输出电压范围设计中必须加以补偿。XDPS2201 中用于补偿的参数是 tTRANRVS0V_perc（图 30；译注：原文此处漏一 S，应为 tTRANSRVS0V_perc）。尽管控制 IC 有此补偿能力，仍建议谐振电容不要取太小——考虑谐振电容上的电压纹波与所需额定电压。

7.5 宽输出电压范围设计（§7.5）

USB-PD 应用的输出电压在多个档位间变化。低输出电压时，t_LSon 期间信号 V_ZCD 的幅值也小。经恰当的系统量定，t_LSon 期间 V_ZCD 必须明显高于阈值 V_ZCDTHR，保证可靠的过零检测。

7.6 板上信号探测（§7.6）

在板上直接探测信号是必要的。但普通示波器探头接地线长、探头尖端加长——不适合直接用于功率变换器的测量，尤其是高度紧凑的设计：长尖端与地线构成大环路拾取噪声。要获得高质量的信号探测，强烈建议：小地环路、信号直接接触、探头在板上垂直放置（见原 PDF 图 62，第 65 页）。

第 8 章 总结（原文 §8 Summary）

HFB 拓扑结构简单且具备部分谐振特性。对宽输入/输出电压范围应用的高效率、超高功率密度设计，它是最佳选择，理由如下：

• 变压器与谐振电容共同承担中间储能，最小化元件尺寸；
• 初级两管零电压开关，高效率；
• SR MOSFET 零电流关断，高效率；
• 无需任何附加元件即支持宽输入电压范围；
• 宽输出电压/电流范围多模式运行，高效率；
• IC 深度睡眠模式支持轻载下的低输入功耗；
• 完整的可配置参数集，使控制器可用于平台化方案。

控制 IC 的功能与设计要点（含可配置参数）已在本文档中描述。

第 9 章 参考文献（原文 §9 References）

1. USB-PD: https://www.usb.org/usb-charger-pd
2. Datasheet “XDP Hybrid-flyback Controller XDPS2201”（即库内 01_规格书全译 所据文档）
3. Type III compensator: https://www.infineon.com/dgdl/an-1162.pdf?fileId=5546d462533600a40153559a8e17111a

第 10 章 相关链接与支持材料（原文 §10 Related links and support material）

实用互联网快捷方式合集：电源管理选型指南 http://www.infineon.com/powermanagement-selectionguide ｜视频搜索 http://www.infineon.com/mediacenter ｜购买渠道 http://www.infineon.com/wheretobuy ｜交叉替代搜索 http://www.infineon.com/crossreference ｜评估板 http://www.infineon.com/evaluationboards ｜封装信息 http://www.infineon.com/packages ｜联系与支持 http://www.infineon.com/support

第 11 章 版本历史（原文 §11 Change history）

表 3 版本历史

译注：表 3 日期印作 2020.03.01，与页眉“2021-03-01”不一致，按原文照录（疑为原排版笔误）。

（原文末页为商标声明与免责声明：本文档信息仅作为产品实现的提示，实施前须在真实应用中验证全部功能与技术信息；Infineon 不承担任何明示或默示的担保与责任。详见原 PDF 第 68 页。）

译者附注（全库视角）

1. 本文档不可替代的三块内容：① D_max–L_r/L_p 约束（式 28~31）——DS 式 1~50 完全没有的“匝比-占空比-漏感比”三角关系，是 HFB 变压器工艺选定后的首要校验项；② 无 PFC 输入级的 C_in/V_in_min 设计（式 17~20）；③ .dp vision 参数化操作规程（§5.2，含 Test/Burn 区别、0x67/0x68 两保留地址、签名 .csv 要求）——产线烧写的唯一权威流程。
2. 与 DS 公式的同源对照（DG 式号 → DS 式号）：式 3→DS 式 4；式 6→DS 式 7；式 7→DS 式 3；式 9→DS 式 5；式 12→DS 式 35；式 36→DS 式 17；表 2 码 3 判据→DS 式 50；式 43→DS 式 10/18 的 IMAGneg% 基准；§5.3.3 t_HSdeadCRM→DS 式 32。DG 式 4（k_v=D/N）是 DS 式 1（带 L_m/(L_m+L_r) 因子）忽略漏感伏秒的理想形式。
3. 字形/提取问题已逐式对照原 PDF 核实：式 4 原文实为 D/N（提取文本压扁成“ND”）；式 31 原文实为 ¼·(1/D_max−1)²；式 17/18/20 的 √2 与分式结构均已按原 PDF 图形还原。
4. 原文笔误清单（均照录并加译注）：§3.3 “ISETBMenx_perc”（应为 ISETBMex_perc）；§3.4 “up the configured”（疑为 above the）；§5.3.5 参数清单 NBMexreqthr 重复两次；表 2 码 16/17 判据 V_MFIOOTP*（应为 R_MFIOOTP*）；§7.4 “tTRANRVS0V_perc”（漏 S）；表 3 日期 2020.03.01 与页眉 2021-03-01 不一致；表 2 码 19 根因 “CPU overload or run timing” 语义欠明。
5. DG 与 DS 的口径差异：表 2 码 1/2/11/18 的反应“立即重启”与 DS 表 4 的“吸合相位 bang-bang 模式”表述不同，以 DS 为准；DG §5.3 各参数默认值以 DS 表 5~21 为准（本文档不列默认值）。
6. 62 张插图均无法从文本提取，译文已逐图标“见原 PDF 图 N（第 X 页）”；其中 18 张关键插图（图 1~11、15~17、20、33、57、61）已自原 PDF 裁剪嵌图（img/dg_figN_*.png，对应位置见各章），其余仍为文字引用。图 1~5/13~16/28 为波形与电路图，图 6/18~26 为工具与引脚图，图 27~55 为参数定义图，图 56~62 为封装与 PCB 图。

上一级：XDPS2201