NCP4307 — 01 引脚功能与关键规格

依据 NCP4307/D 引脚功能描述（§5）与电气特性表（§8）。min/typ/max 逐一与 DS 核对；标注“推断/业界经验”处为手册未明说的工程判断。

本篇总结

1. 6 个脚 = 驱动对（DRV/GND）+ 检测脚（CS）+ 外部干预脚（TRIG/DIS）+ 双电源（V_CCH/V_CCL）。没有初级侧通信脚——同步信息全部来自 CS 脚测到的 SR 管漏源电压，这是“自同步”的引脚级体现。
2. CS 是全 IC 的核心：它不是“采样电阻上的信号”，它就是 SR 管的漏极（低侧配置）——CS 检测的是 V_DS 本身，所以它必须耐受 200 V，也所以它的走线就是功率节点走线（布局要求极苛刻，见 04 篇）。
3. GND 脚必须开尔文（Kelvin）连到 SR 管源极焊点——DS 原文用“only”强调。这不是建议而是硬约束：GND 里串进共阻抗，驱动电流和检测基准一起被污染。
4. TRIG/DIS 是一脚三用：超快关断（5 ns typ）、禁止模式（拉高 ≥100 µs，功耗降到 45 µA typ）、+dV/dt 检测/驱动封锁（AA/WA 版把脚的功能改掉）。不用时也不是悬空了事：正逻辑接 GND，负逻辑接 V_CCL。
5. 双 V_CC 不是冗余：V_CCL 是主电源，V_CCH 是“系统里更高的那路”——内部择优取电；宽输出 USB-PD（5~20 V）就是为这对脚设计的场景。
6. 关键数值锚点：UVLO 4.0/3.5 V（typ 开/关）、V_CS_ON −85 mV（typ）、V_CS_OFF 0 mV、驱动 7 A 灌/2 A 拉、钳位 10 V、TRIG 阈值 2.0 V（typ）。

1. 引脚配置（TSOP-6）

TSOP-6 封装 3.00 × 1.50 × 0.90 mm（max 1.10），引脚间距 0.95 mm（nom）。DS 引脚表全译如下：

2. 逐脚深读

2.1 脚 1 — DRV：栅驱动输出

内部结构：图腾柱驱动级，源端电阻 R_DRV_SOURCE typ 2 Ω（设计保证）、灌端电阻 R_DRV_SINK typ 0.5 Ω；峰值拉/灌电流 2 A / 7 A（设计保证）；输出钳位 V_DRV_MAX typ 10 V（min 9 / max 11，V_CCL = 35 V、C_DRV > 1 nF），另有 5 V 档版本（4.5/5.0/5.5 V）。V_CCL 掉到 3.8 V 时输出仍能给出 V_DRV_MIN 3.6~4.0 V。

为什么灌电流是拉电流的 3.5 倍：SR 管的关断时刻决定两件事——反向导通（电流过零后继续导通、输出倒灌）与 CCM 直通（初级已开通、SR 还没关）。关断慢 10 ns，这两个风险就多 10 ns 的窗口；而开通慢一点只是多导通几 ns 体二极管（压降 0.7 V，损耗可控）。所以 DS 把预算全部押在“关断又快又狠”上：15 ns 检测延迟 + 0.5 Ω 灌电阻 + 7 A 灌电流。

外围怎么接：DRV 直接贴到 SR 管栅极，走线与 GND（源极）构成最小回路。是否串栅电阻：DS 未规定；业界经验是 0~2 Ω 或直接 0 Ω——串联电阻会拖慢关断沿，与 15 ns 的检测优势直接冲突，仅在栅极振铃过高时用最小值。

器件怎么算：驱动损耗 P_drv = Q_g × V_DRV × f_SW。代入 150 V/5 mΩ 级 SR 管（Q_g ≈ 30 nC，具体以管子手册为准，标注待核实）+ 10 V 钳位 + 100 kHz：P_drv = 30 nC × 10 V × 100 kHz = 30 mW。等效负载电容 C_eq = Q_g/V = 3 nF，查 DS 动态电流表（C_DRV = 1 nF → 1.8 mA typ；10 nF → 12 mA typ，10 V 档）内插约 4~5 mA——这就是 V_CCL 电源预算里驱动部分的来源。

开路/短路/接错会怎样：DRV 开路或对地短路 → SR 管永不开通，全部次级电流走体二极管，二极管发热（3.25 A 平均电流 × 0.7 V ≈ 2.3 W）几十秒内过热；DRV 对 V_CCL 短路 → SR 管常开，初级一开通就是母线对次级的直通，通常炸管。特别提醒：DRV 在 IC 无供电时也被主动拉低（DS 应用信息 §9.1）——漏极摆动经 C_gd 耦合到栅极的假开通被这一“无供电也强制拉低”的能力阻断。

2.2 脚 2 — GND：开尔文地

内部结构：驱动器功率地 + V_CCL 去耦电容地 + 全部比较器基准电位，三者共用此脚。

为什么需要“仅接源极”：低侧配置里 SR 管源极是次级功率地的“根”。若 GND 脚接到 PCB 上别的大电流回流点，SR 管开通瞬间几十安的 di/dt 在共地阻抗上产生压降（例：10 nH × 300 A/µs = 3 V 级瞬态），这个压降直接叠加在 CS 检测基准和驱动回路里——检测判据全盘失真、栅极回路引入振铃。DS 用“only”一词就是在堵这一陷阱。

外围怎么接：GND 脚单独走一根短线到 SR 管源极焊盘（开尔文），功率回流不经过这段走线；V_CCL 去耦电容就地接在脚 6 与脚 2 之间。

接错会怎样：与功率地共用走线 → 假开通/假关断、效率莫名变差、波形上 CS 与 V_GS 不同步（04 篇陷阱 1/陷阱 2）。

2.3 脚 3 — CS：电流检测（兼自供电取电）

内部结构（DS 图 58/框图）：CS 脚进 CS 检测块，内含四个判据：开通比较器（V_CS_ON，−85 mV typ）、关断比较器（V_CS_OFF，0 mV）、复位比较器（V_CS_RESET，0.5 V typ）、−dV/dt 检测器（3.0 V→0.5 V 窗口）。另外一支内部电流源（I_CS_SS 90~120 mA @ V_CS = 50 V）也从 CS 脚取电——同一引脚，既是信号，又是能源。

为什么需要它耐受 200 V：低侧配置下 CS 直接接 SR 管漏极，漏极在初级导通期被抬到 V_OUT + V_IN/n（65 W 适配器 20 V 输出、n = 5 时约 95 V）。DS 给静态 −1~200 V、动态（200 ns 脉宽）−10~200 V 的耐压，使它能直接接入功率节点而无需分压——分压会引入延迟和误差，这是“检测即物理事实”的前提。

为什么开通阈值是负的（−120/−85/−40 mV）：SR 管开通前电流必须先走体二极管，体二极管导通时 V_DS ≈ −0.6~−0.7 V。把开通阈值放在 −85 mV（typ），意味着“管子漏极真的变负、体二极管真的在导通、次级电流方向真的正确”三个事实已经成立——大负压差是电流方向无误判的物理证明，这正是“为什么大负压差才能开通”的答案。若阈值设在 0 V 附近，漏感振铃把漏极拉到 0 V 以下几 mV 就会假开通。

外围怎么接：CS 一根线直接开尔文到 SR 管漏极焊盘。禁止加 RC 滤波（推断+机理：任何串联电阻/对地电容都会 (a) 拖慢边沿，破坏 −dV/dt 判据需要的 ≤15~45 ns 快速跌落；(b) 增加关断检测延迟，与 15 ns 的产品卖点自相矛盾）。

器件怎么算：检测电压 = 管子压降之和（DS 图 59/60）：V_CS = I × R_DS_ON + L_DRAIN × dI/dt + L_SOURCE × dI/dt（电感项方向与电阻项相反，把压降推向正值）。代入 DS 图 60 的 65 kHz 反激示例：R_DS_ON = 4 mΩ、L_D + L_S = 1.5 nH、I_pk ≈ 15 A、电流下降率 3.2 A/µs：电阻项 −15 A × 4 mΩ = −60 mV，电感项 +1.5 nH × 3.2 A/µs = +4.8 mV，净压降约 −55 mV——还能开通；但电流降到 1.5 A 时电阻项只剩 −6 mV，被电感项顶成正压降，关断比较器提前动作。结论：封装寄生电感决定了“提前关断量”，选管要查 L_D/L_S 参数，而不只是 R_DS_ON。

开路/短路/接错会怎样：CS 开路（悬空）→ 检测不到负压，SR 永不开通，由体二极管独自承担电流、过热；CS 接到源极而非漏极 → 恒为 0 V，同样永不开通；CS 接到绕组另一端 → 初级导通期漏极高压全压在脚上（会超出 200 V 耐压，损坏）且检测点错误；CS 上加滤波电容 → 边沿变慢 → −dV/dt 失效 + 延迟增加（详见 04 篇陷阱 7）。

2.4 脚 4 — TRIG/DIS：超快触发 / 禁止 / +dV/dt / 封锁

内部结构：电平比较器（阈值 V_TRIG_TH 1.7/2.0/2.3 V）+ dV/dt 比较器（阈值 V_TRIG_DVDT 1.70/1.95/2.20 V）+ 禁止检测块；正逻辑版本脚内带 5~14 µA 下拉电流，负逻辑版本带上拉（−5~−14 µA）。

为什么需要：CS 判据是“模拟量事后诸葛亮”——初级管已经开通、次级电流已经开始换向，CS 上的压降才开始变化。CCM 重载时次级电流又大又快，几 ns 的延迟就是交叉导通。TRIG/DIS 提供一条与初级时序直接联动的数字通道：t_TRIG_PD 5 ns typ（正逻辑）/ 11 ns typ（负逻辑）内把驱动关掉，比 CS 判据早行动。

外围怎么接（三种用法）：

1. CCM 触发：经信号变压器从初级驱动信号耦合过来（DS 图 71/73），或接辅助绕组整流信号（业界经验）；
2. 不用触发：正逻辑版本接 GND、负逻辑版本接 V_CCL（DS 明确给出），不可悬空——虽然内部有下拉/上拉，但悬空脚的抗噪没有保证（推断）；
3. +dV/dt 检测（AA 版）：从 SR 管漏极经 C6-R3 串接、R4 下拉、D5 钳位的 RC 网络接本脚（DS 图 69），见 03 篇设计步骤 6。

器件怎么算：

• 触发脉冲宽度：可被处理的最小脉冲 ≤10 ns（t_TRIG_PW_MIN max）——很灵敏，也要防噪声毛刺；
• DRV 开通后有 t_TRIG_BLANK 30~70 ns（typ 50 ns）的触发消隐窗，防止 SR 管开通过程自身的噪声假触发；
• 禁止模式门槛：拉高持续 t_DIS_TIM 75~125 µs（typ 100 µs）→ 电流降到 I_CCL_DIS；解除要求脚电压回落并保持 ≥ t_DIS_END 200 ns，恢复耗时 t_DIS_REC 1.5 µs typ；
• 边沿约束：脚上 1↔3 V 的过渡时间必须 ≤10 µs（t_TRIG_TRAN max）——慢悠悠的 RC 波形不合规。

开路/短路/接错会怎样：悬空（正逻辑）→ 靠 10 µA 内部下拉处于低电平，功能上等于“不用”，但噪声敏感（推断）；对 V_CCL 短路 → 持续拉高 100 µs 后进禁止模式，SR 永远不开、体二极管过热；正逻辑/负逻辑版本用混 → “不用时该接哪”正好接反，IC 被永久封锁（接错方向 = 恒有效），这是选料时最容易踩的版本陷阱。

2.5 脚 5 — V_CCH：高侧供电输入

内部结构：内部电流源（I_CCH 20/30/40 mA，min/typ/max @ V_CCH = 12 V、V_CCL = 4 V）从 V_CCH 向 V_CCL 脚充电；激活/去激活阈值 V_CCL_SB_A / V_CCL_SB_D 由版本决定（FA/AA/WA：4.7/5.2 V typ；FB：8.9/9.4 V typ）。优先级高于 CS 取电——DS 给的理由是 V_CCH 供电损耗更低。

为什么需要：两个场景。(a) 宽输出适配器：V_CCL 想维持在一个稳定电压，V_CCH 接更高的那一路（如辅助绕组整流电压）；(b) 双电源系统（DS 图 2/4）：V_CCH 供“力度”、V_CCL 供“逻辑”，各自解耦。

外围怎么接：不用时按 DS 指示直接短接到 V_CCL 脚；使用时接整流后的辅助电压并就近对 GND 放去耦（DS 未给值，业界经验 100 nF~1 µF，推断）。

器件怎么算：V_CCH 供电能力 30 mA typ，覆盖 V_CCL 最坏动态消耗（C_DRV = 10 nF、10 V 档 → 12~18 mA）+ 静态 0.5 mA 绰绰有余；但要核对辅助电压范围 ≤35 V（推荐）/ 37 V（绝对最大）。

开路/短路/接错会怎样：悬空不用 → 无内部下拉/上拉定义，可能漂移（DS 因此要求不用就接 V_CCL，推断其风险为拾取噪声/ESD）；接反到 GND → 电流源把 GND 往上顶，无定义状态；超压 >37 V → 损坏。

2.6 脚 6 — V_CCL：主供电

内部结构：UVLO 监视（开 3.7~4.2 V / 关 3.2~3.7 V，typ 4.0/3.5，迟滞 0.5 V typ）+ 三路供电源的二极管或逻辑：外部电源（经二极管）、V_CCH 电流源、CS 自供电电流源。启动延迟 t_START_DEL 55 µs typ / 80 µs max（V_CCL 从 0 升到 UVLO + 1 V、上升率 10 µs 条件下）。

为什么宽范围是卖点：4.0/3.5 V 到 35 V 的窗口正好覆盖 USB-PD 5~20 V 全部档位直连——V_CCL 经二极管接输出，输出 5 V 时 V_CCL ≈ 4.7 V（高于 UVLO 上限 4.2 V，但余量仅 0.5 V，20 V 档则 ≈ 19.7 V，都在窗口内）。

外围怎么接：去耦电容接脚 6 与脚 2 之间，DS 推荐值 1 µF（00 全译已校正 txt 层 mF 乱码）；CS 自供电场合 DS 明确要求“更大的电容”（DS 未给值，业界经验 4.7~10 µF，推断——CS 能量随漏极电压断续到达，需要储能池）。

器件怎么算：CS 自供电能量核算：I_CS_SS ≈ 105 mA 只在 V_CS 高（漏极电压高）且 V_CCL 低于激活阈值时流入。65 kHz 反激漏极高压期约 5 µs/周期 → 平均可用 ≈ 105 mA × 5 µs × 65 kHz ≈ 34 mA，远大于消耗（静态 0.5 mA + 驱动 4~5 mA）——能量够，问题只是断续，所以电容要大。

开路/短路/接错会怎样：无电容 → 供电纹波触发 UVLO 反复开关（消耗 50 µA 级、DRV 压低、SR 系统瘫）；对地短路 → DS 图 57 的保护会把 CS 电流减小以防电流块损坏（设计内行为），但系统无输出。

3. 绝对最大额定值与推荐工作条件（全表）

写原理图前先背这一页——任何一项超限都可能导致永久损坏，且超限后“功能正常”不做任何保证（DS 原文措辞）：

三条最容易被忽视的额定值：

1. V_CS 动态负向只保 −10 V（200 ns）——静态 −1 V。低侧配置里 SR 管体二极管把漏极钳在 −0.7 V 左右，正常就靠这个钳位保证 CS 不被负向打死；若布线电感让 CS 走线上的负尖峰超过体二极管钳位（大电流 + 长走线），就要警惕这一条。
2. V_DRV 上限 17 V：钳位是 10 V typ，但钳位是“工作行为”不是“保险丝”——外部灌入超过 17 V（如与其他驱动电源短路）即损坏。
3. I_VCCL_DYN = 3 A（4 µs）：驱动大电容管子时的浪涌从 V_CCL 电容取，电容必须就在脚边——这从额定值层面再次规定了去耦电容的位置。

ESD/闩锁：HBM 2000 V（JESD22-A114E）、CDM 1000 V（JESD22-C101F），满足 JESD78D 闩锁测试（DS 注 1/注 2）。

4. 关键参数的设计含义

5. 电气特性表的六个分组（导航）

DS §8 把全部参数按功能分六组，查数时按组找比全表扫快得多，各组“最值得背的一行”如下：

注意 DS 原文 txt 层的单位乱码（µs→ms、µA→mA 等）已在 00 全译逐项校正——直接抄 txt 原文会整体错 1000 倍。

精炼要点

上一级：NCP4307