ROHM《SiC Power Devices and Modules Application Note》Rev.003 全文精译 — SiC 器件与模块 89 页官方综合手册
原文：ROHM Co., Ltd. No. 63AN102E Rev.003，《SiC Power Devices and Modules Application Note》，© 2020 ROHM，2020.11，页码 1/88~88/88 + 封面/Notice 页共 89 页。封面注明：“文中评估数据及其它信息为 ROHM 在同一条件下评估的结果，仅供参考，ROHM 不保证文中所述特性”。原文 PDF：
90_资料源/SiC_ROHM_SiCDevicesAndModules_AN.pdf。 本篇为全文忠实精译：覆盖原文全部 10 章——SiC 半导体物理（材料参数表全录）、SiC SBD 五节（结构/正向/恢复/浪涌/串并联）、SiC MOSFET 十八节（RonA、VGS-Ron 温度特性、开关特性、体二极管、寄生电感、开尔文源极等）、分立器件评估板、栅驱动专章十二节（脉冲变压器/自举/隔离电源/负压产生、缓冲电路、UVLO、驱动器选型、推荐栅压/栅阻/死区、误开通与负浪涌对策、短路保护、布局、串并联）、SiC 功率模块十章（NTC、安装、开关特性、与 IGBT 模块损耗对比、RBSOA、G 型低感模块）、模块评估板、可靠性专章（栅氧 TDDB、阈值稳定性、短路耐量、dV/dt 失效、宇宙射线 SEL、功率循环、HV-H3TRB、全套可靠性试验表）、型号命名规则、应用电路十例。表格 1-1/2-1/4-1/5-1/5-2/5-3/7-1/8-4 全录，图 2-1~图 8-8 逐图标注。 联动：姊妹篇 00_SiC栅驱动设计全译.md（2023 版 20 页栅驱动指南，与本篇第 5 章互为扩展）；硅侧基线见 超结 charge-balance 原理全译 与 01_PowerMOSFETBasics全译。
译注约定（先读）
- 原文表格/公式为 PDF 嵌入内容，pdftotext 对个别表格（表 3-1、表 8-1/8-2/8-3）未提取出数据行——译稿逐处标注“原 PDF 图片表格，文本未提取”，不得编造数值。
- 原文残留日文（图内标注、表 1-1 末行、表 8-4 表头、图 8-6 标注）一并翻译并加译注说明。
- 原文公式按章内独立编号（各章均从 (1) 重新起编），本译稿照录并加译注；6.8 节式 (5) 与 6.3 节式 (5) 编号重复系原文如此。
- 图全部逐图标“见原 PDF 图 N（第 X 页）”；转写不全处以原 PDF 为准。
1. SiC 半导体（原 PDF 第 5 页）
1.1 SiC 的物理性质与特点
SiC（碳化硅）是由硅（Si）与碳（C）构成的化合物半导体材料。表 1-1 给出各半导体材料的电学特性：SiC 的介电击穿场强（击穿场）约为 Si 的 10 倍、禁带（能量间隙）约为 Si 的 3 倍，性能优异；而且器件制造所需的 p 型/n 型控制都可在很宽范围内实现。因此 SiC 被视为有望突破硅极限的功率器件材料。SiC 有多种多型体（polytype，晶体同质多象），各多型体物理性质不同；对功率器件而言 4H-SiC 被认为最理想，目前 4~6 英寸单晶晶圆已量产。
表 1-1：半导体材料的电学特性（全录；末行为原文日文，译出并注明）
| 特性 | Si | 4H-SiC | GaAs | GaN |
|---|---|---|---|---|
| 晶体结构 | 金刚石 | 六方 | 闪锌矿 | 六方 |
| 禁带宽度 EG (eV) | 1.12 | 3.26 | 1.43 | 3.5 |
| 电子迁移率 μn (cm²/Vs) | 1400 | 900 | 8500 | 1250 |
| 空穴迁移率 μp (cm²/Vs) | 600 | 100 | 400 | 200 |
| 击穿场强 EB (V/cm)×10⁶ | 0.3 | 3 | 0.4 | 3 |
| 热导率 (W/cm·℃) | 1.5 | 4.9 | 0.5 | 1.3 |
| 饱和漂移速度 vs (cm/s)×10⁷ | 1 | 2.7 | 2 | 2.7 |
| 相对介电常数 εS | 11.8 | 9.7 | 12.8 | 9.5 |
| p、n 型控制 | ○ | ○ | ○ | △ |
| 热氧化 | ○ | ○ | × | × |
| [译注：原文日文行「主な用途」=主要用途] | LSI 等各领域 | 功率器件、高温工作器件、高频器件 | 发光器件（混晶：波长可变）、高频器件 | 发光器件（混晶：波长可变）、高频器件 |
1.2 作为功率器件的特点
由于 SiC 介电击穿场强约为 Si 的 10 倍，可以用杂质浓度更高、厚度更薄的漂移层制造 600 V 至数千伏的高耐压功率器件。高耐压功率器件的电阻成分大部分就是这个漂移层电阻，因此 SiC 能实现单位面积导通电阻极低的高耐压器件：同等耐压下，漂移层电阻（单位面积）理论上可降到 Si 的 1/300。在 Si 中，为应对耐压升高带来的导通电阻增大，主要使用 IGBT（绝缘栅双极晶体管）等少数载流子器件（双极器件）；但它们开关损耗大，且因开关损耗发热使高频驱动受限。而 SiC 用多数载流子器件（肖特基势垒二极管 SBD 与 MOSFET，均属高速器件结构）即可实现高耐压。因此**“高耐压”“低导通电阻”“高速”三个特性可以同时实现**。
此外，SiC 禁带约为 Si 的 3 倍宽，可实现更高温工作的功率器件（目前受封装耐热可靠性的限制，保证温度约 150~175 ℃；随着封装技术进步，将来可实现 200 ℃ 以上的保证温度）。
2. SiC SBD 的特点（原 PDF 第 6~10 页）
2.1 器件结构与特点
用 SiC 可以用肖特基势垒二极管（SBD）结构实现 1 200 V 以上的高耐压二极管（Si 基 SBD 只能做到约 200 V）。因此如图 2-1，把当前主流的高速 pn 结二极管（FRD，快恢复二极管）替换为 SBD，反向恢复损耗可大幅削减——对电源效率改善、高频驱动带来的线圈等无源元件小型化、噪声降低都有贡献。应用以功率因数校正（PFC）电路与次级整流桥为主，并扩展到 EV 车载充电器、太阳能发电功率调节器、服务器电源、空调等。目前 ROHM 已列入产品线的 SBD 耐压为 650 V、1 200 V、1 700 V。
见原 PDF 图 2-1（第 6 页）：Si 与 SiC（二极管）的额定电压范围图——横轴 Si/SiC 两列，纵轴耐压 100 V~6.5 kV：Si 侧 SBD 只覆盖约 200 V 以下，600 V 以上是 PND/FRD（少数载流子：低导通电阻但低速）；SiC 侧 600 V 以上直到 3.3 kV/6.5 kV 都是 SBD（多数载流子：高速）；标注“恢复损耗大幅削减”“高频化带来设备小型化”；400 V 以下区域 SBD “可以制造但对 Si 优势很小”（原图含日文双语标注）。
2.2 SiC SBD 的正向特性
SiC SBD 的起始电压（rising voltage）与 Si FRD 类似，略低于 1 V。起始电压由肖特基势垒高度决定，通常可通过设计更低的势垒高度来降低；但起始电压与反向偏置下的漏电流之间存在权衡关系——势垒高度越低漏电流越大。ROHM 第 2 代 SBD 通过工艺创新，在漏电流与恢复性能都保持既有产品同水平的前提下，把起始电压降低了约 0.15 V；第 3 代 SBD 则把 JBS（结势垒肖特基，Junction Barrier Schottky）结构与第 2 代的低 VF 工艺结合，进一步同时降低 VF 与漏电流——高温下 VF 的降低尤为显著。
温度特性与 Si FRD 不同：SiC SBD 的 VF 随温度升高增大（工作电阻随温度上升），因此并联使用时不易发生热失控，可安全并联。图 2-2 给出典型 VF-IF 特性。
见原 PDF 图 2-2（第 7 页）：SiC SBD 正向特性（650 V、10 A 级）——(a) Tj=25 ℃ 与 (b) Tj=150 ℃ 的 IF-VF 曲线（纵轴 IF 0~10 A、横轴 VF 0~2.0 V），第 2 代与第 3 代对比：25 ℃ 两代起始点接近，150 ℃ 第 3 代 VF 明显更低。
2.3 SiC SBD 的反向恢复特性
Si 基高速 pn 二极管（FRD）在电流方向由正转反的瞬间会流过大的瞬态电流，向反向偏置态过渡期间产生大损耗。其根源是正向导通期间存储在漂移层内的少数载流子在消失前（存储时间）仍参与导电——正向电流越大、温度越高，恢复时间越长、恢复电流越大，损耗显著。
相比之下，SiC SBD 是多数载流子器件（单极器件），不依靠少数载流子导电，原理上不发生少数载流子积累；只有为放电结电容所需的微小电流流过，损耗可比 Si FRD 大幅降低。该瞬态电流几乎与温度和正向电流无关，任何环境下都能实现稳定的高速恢复；由恢复电流产生的噪声也有望降低。
图 2-3 为 SiC SBD 与 Si FRD 恢复特性的实测结果：无论工作温度与流过电流如何，SiC 的恢复电流都显著减小。
见原 PDF 图 2-3（第 8 页）：恢复特性对比（650 V、10 A 级）——(a) 温度依赖（Si-FRD 与 SiC-SBD 各在 RT 与 125 ℃，Vr=400 V，时间轴 0~500 ns、电流 −30~+15 A）；(b) 正向电流依赖（IF=2.5/10/20 A，Vr=400 V，Ta=25 ℃）。Si FRD 恢复电流大且随温度/电流增大，SiC SBD 各条件下恢复电流都极小。[译注：原图轴标 “Vr=400V” 与 “VF=400V” 并存为原图排版所致，指反向电压 400 V。]
2.4 SiC SBD 的正向浪涌特性
第 2 代 SBD 采用肖特基金属直接贴在漂移层上的纯肖特基结构；由于漂移层电阻高温下增大，正向浪涌电流流过时自发热限制电流——峰值浪涌电流 IFSM 呈比 Si FRD 更小的趋势。在没有旁路二极管的 PFC 电路中，启动等场景的浪涌电流可能损坏 SBD。
因此第 3 代 SBD 采用 JBS 结构，IFSM 特性比第 2 代改善约 2 倍：JBS 结构在肖特基界面上制作微 pn 结二极管，大电流时经 pn 结注入空穴，抑制漂移层电阻的增大。凭借对浪涌电流的高耐受，可安全用于无旁路二极管的 PFC 电路。图 2-4 给出第 2/3 代的结构差异，表 2-1 给出典型电学特性对比。
见原 PDF 图 2-4（第 9 页）：第 2 代与第 3 代 SiC SBD 结构对比剖面——第 2 代为纯肖特基，第 3 代在肖特基界面嵌入微 pn 结（JBS）。
表 2-1：第 2 代与第 3 代主要电学特性对比（全录）
| 项目 | 第 2 代 SCS210AG | 第 3 代 SCS310AH |
|---|---|---|
| VF@10A (25 ℃) typ. | 1.35 V | 1.35 V |
| VF@10A (150 ℃) typ. | 1.55 V | 1.44 V |
| IR (25 ℃) typ. | 2 µA@600 V | 0.03 µA@650 V |
| IFSM（50 Hz、单脉冲） | 38 A | 82 A |
2.5 SiC SBD 串联或并联使用的注意事项
选型时按电压电流条件可能找不到单管满足额定值的器件，此时可用多管组合；但器件间特性差异总是存在，必须特别注意。
2.5.1 串联：需要阻断超过单管耐压的电压时，可将多只 SBD 串联。为均压通常在每管阳极-阴极间并联均压电阻；但对 SBD，反向偏置漏电流 IR 及其偏差大（图 2-5(a)），用均压电阻对策并不实用；且端子电容 Ct 随外加电压变化显著（图 2-5(b)），施加反向偏置后的瞬态过程中电压会不平衡，可能超过额定值。综上，基本不推荐 SBD 串联使用。
2.5.2 并联：流过 SBD 的电流超过单管额定值时可将多只并联。SiC SBD 电流增大时 VF 随器件温度升高而增大（图 2-5(c)），因此电流趋于均衡、不会集中在某一只器件——并联不需要附加电路。但须注意：使用同一批次器件、走线电感尽量均等。
见原 PDF 图 2-5（第 10 页）：SCS306AM 电学特性曲线选集——(a) VR-IR 特性、(b) VR-Ct 特性、(c) VF-IF 特性。
3. SiC MOSFET 的特点（原 PDF 第 11~27 页）
3.1 器件结构与特点
Si 中器件单位面积导通电阻随耐压升高而增大（约按耐压的 2~2.5 次幂增大），因此 600 V 以上主要用 IGBT：IGBT 靠电导调制（向漂移层注入空穴/少数载流子）降低导通电阻，但少数载流子积累在关断时产生尾电流（tail current），开关损耗显著。
SiC 的漂移层电阻远低于 Si 器件，无需电导调制，因此高耐压与低电阻可在高速器件结构的 MOSFET 上同时实现，原理上不产生尾电流。把 IGBT 替换为（SiC）MOSFET 可显著降低开关损耗、缩小散热器等冷却结构；MOSFET 的高频驱动还能缩小无源元件——这一点 IGBT 做不到。此外，在 600~900 V 区间 SiC MOSFET 相对 Si MOSFET 也有优势：芯片面积更小（可装更小封装）、体二极管恢复损耗极小。目前 ROHM 已列入产品线的是 650 V、1 200 V、1 700 V 的平面型与沟槽型 MOSFET；应用扩展到车载充电器、工业设备电源、高效率功率调节器的逆变/变换部等。图 3-1 对比 Si 与 SiC 的 MOSFET/IGBT 额定电压范围。
见原 PDF 图 3-1（第 11 页）：Si 与 SiC（MOSFET 和 IGBT）的额定电压范围图——纵轴耐压 100 V~6.5 kV：Si 侧 900 V 以下为 MOSFET（含 SJ-MOSFET）、其上为 IGBT；SiC 侧 1.2 kV 以上为 MOSFET；标注“关断损耗大幅削减”“高频化带来设备小型化”“芯片面积削减”“恢复损耗大幅削减”；400 V 以下“可以制造但对 Si 优势很小”。
3.2 标准化导通电阻（RonA）
SiC 击穿场强约为 Si 的 10 倍，可用低电阻率、薄膜厚的漂移层实现高耐压，因此同耐压对比下可制造标准化导通电阻（RonA：单位面积导通电阻）更小的器件。如图 3-2，以 900 V 为例：SiC MOSFET 可用约 1/100（对 Si MOSFET）、约 1/10（对超结 SJ MOSFET）的芯片尺寸实现相同导通电阻——这使得用更小封装实现低导通电阻、同时降低栅电荷 Qg 与电容成为可能。
超结 MOSFET 现有产品的耐压目前只到 900 V；SiC MOSFET 则能以低导通电阻实现 1 700 V 以上耐压。既然不需要 IGBT 那样的双极器件结构（低导通电阻但开关慢），低导通电阻、高耐压、高速开关三者兼得的器件在 SiC MOSFET 上成为现实。
见原 PDF 图 3-2（第 12 页）：RonA 对比——纵轴 RonA 比（第 2 代 1200 V=1，对数 0.01~1000），横轴耐压 100~10 000 V：Si MOSFET 最高，超结 MOSFET 居中，第 2 代 SiC MOSFET 低约一个量级，第 3 代 SiC MOSFET 最低。
3.3 VDS-ID 特性
SiC MOSFET 没有 IGBT 那样的起始电压（上升电压），从小电流到大电流的宽电流区域都能实现低导通损耗。而且 Si MOSFET 的导通电阻从室温到 150 ℃ 增大 2 倍以上，SiC MOSFET 的增大率相对较低——热设计更容易，高温下也能实现低导通电阻。图 3-3 给出常温与高温下各器件的 VDS-ID 特性。
见原 PDF 图 3-3（第 13 页）：VDS-ID 特性——ROHM SiC MOSFET 1200 V（VGS=18 V）vs Si SJMOS 900 V（VGS=10 V）vs Si IGBT 1200 V（VGE=15 V），纵轴 ID 0~30 A、横轴 VDS 0~5 V，(a) Ta=25 ℃ 与 (b) Ta=150 ℃。IGBT 曲线带约 1 V 起始电压；150 ℃ 下 SiC MOSFET 曲线抬升幅度最小。
3.4 驱动栅压与导通电阻
SiC MOSFET 的漂移层电阻低于 Si MOSFET，但 MOS 沟道部分的迁移率受当前技术水平限制，沟道部分电阻比 Si 器件高。因此栅压越高导通电阻越低（VGS = 20 V 以上逐渐饱和）。由图 3-4 的 VGS-RDS(on) 特性可见：在 IGBT 与 Si MOSFET 通用的 VGS = 10~15 V 驱动区间，SiC MOSFET 无法发挥其本征的低导通电阻性能——推荐在 VGS ≈ 18 V 附近驱动以获得足够低的导通电阻。
另外，VGS = 13 V 以下时导通电阻呈“温度越高越低”的趋势——SiC MOSFET 并联时，电流可能集中到单只器件、引发热失控。因此注意不要用 VGS = 13 V 以下驱动 SiC MOSFET。
见原 PDF 图 3-4（第 14 页）：VGS-RDS(on) 特性——ID=10 A，纵轴 RDS(on) 比（25 ℃、18 V=1，0~5），横轴 VGS 5~25 V，25/50/75/100/125/150 ℃ 六条曲线：VGS 低时高温曲线反而更低，VGS 升高后各温度曲线汇合并趋于平坦。
3.5 导通电阻的温度系数
Si 高耐压 MOSFET 的导通电阻高温下显著增大，原因在于占器件导通电阻 90% 以上的漂移层电阻 REPI 每升温 100 ℃ 约增大 2 倍。SiC 的漂移层电阻同样每 100 ℃ 约 2 倍，但整器件导通电阻的增大率比 Si MOSFET 低（图 3-5）——因为漂移层在 SiC 器件导通电阻中占比小，还包含其他多种电阻成分；沟道电阻 RCH 高温下略降，n⁺ 衬底电阻 RSUB 几乎无温度依赖。
此外，SiC MOSFET 内部导通电阻的温度系数依赖耐压与器件设计：650 V 产品漂移层电阻成分小、温度系数非常小；1 200 V 产品漂移层厚、电阻成分大、温度系数较大。同一耐压的 SiC 产品中，漂移层更厚的产品实际击穿电压与可靠性更高，但导通电阻温度系数更大（图 3-6）。
见原 PDF 图 3-5（第 15 页）：650 V SiC MOSFET、Si MOSFET、Si IGBT 的标准化 RDS(on) 温度特性——IC/ID=30 A，纵轴 RDS(on) 比（25 ℃=1，0~3.5），横轴 TJ −50~200 ℃：Si MOSFET 升到约 3 倍，IGBT 居中，SiC MOSFET 增大最小。 见原 PDF 图 3-6（第 15 页）：1 200 V SiC MOSFET（第 2/3 代）标准化 RDS(on) 温度特性——SCT2080KE 与 SCT3080KL，VGS=18 V、ID=10 A，纵轴 0.5~2.5：两者都随温度上升，第 3 代斜率相近。
3.6 VGS-ID 特性
图 3-7 给出 VGS-ID 特性（左图纵轴对数、右图线性，同一数据）。按几 mA 定义时，SiC MOSFET 的阈值电压与 Si MOSFET 相近，室温约 3 V（常关型 normally OFF）。但室温下要流过几 A 电流需要约 8 V 以上栅压——对自开通（self-turn-on）的耐受可认为与 IGBT 相当。阈值电压随温度升高下降：如图，即使在 Ta = 150 ℃，VGS = 6 V 以下也不会流过 5 A 以上的电流。
见原 PDF 图 3-7（第 16 页）：VGS-ID 特性（SCT2080KE）——VDS=10 V、脉冲测试，Ta=−25/25/75/150 ℃；对数轴 0.01~100 A 与线性轴 0~30 A 并列。
图 3-8 对比 SiC MOSFET 与 IGBT 的 VGS(VGE)-ID(IC) 特性：在 ID(IC)=10 mA 处 SiC MOSFET 的 VGS(th) 低于 IGBT，但在 5 A 以上反超 IGBT。
见原 PDF 图 3-8（第 16 页）：VGS(VGE)-ID(IC) 特性（SiC MOSFET vs IGBT）——SCT2080KE vs 1200 V/25A@100 ℃ IGBT，VDS=10 V(SiC)/VCE=10 V(IGBT)、脉冲、Ta=25 ℃，对数/线性两图。
3.7 开通特性
用 SiC-MOSFET 与 SiC-SBD 同封装的 SCH2080KE 与装载同档 Si-IGBT + Si-FRD 的产品各构成半桥，用**感性负载双脉冲测试（DPT）**比较开关波形。图 3-9 为测试电路。
见原 PDF 图 3-9（第 17 页）：双脉冲测试电路——400 V 电源、200 µF 电容、200 µH 负载电感、DUT 与同型上管。
SiC MOSFET 的开通速度为数十 ns 量级，与 Si IGBT、Si MOSFET 相当。但感性负载开关时，向上管二极管换流产生的恢复电流会贯通流向下管——因此损耗显著取决于二极管性能（图 3-10）。Si FRD 或 Si MOSFET 的体二极管一般恢复电流大、损耗显著，且高温下进一步增大；SiC SBD 的恢复则高速且与温度无关；SiC MOSFET 的体二极管虽然 VF 高，也表现出与 SiC SBD 相当的高速恢复。这种高速恢复性能可把开通损耗（Eon）降低百分之几十。
开关速度强烈依赖外部栅电阻 RG_EXT：要高速工作，推荐几 Ω 的低栅电阻；兼顾浪涌电压选择合适的栅电阻。
见原 PDF 图 3-10（第 17 页）：DPT 开通波形对比——Si-IGBT+FRD：Eon=498.4 µJ；SiC-MOSFET+SBD（SCH2080KE）：Eon=331 µJ（两例均*含二极管恢复损耗；100 ns/div，VGE/VGS 5 V/div，IC/ID 5 A/div，VCE/VDS 100 V/div）。
3.8 关断特性
SiC MOSFET 最显著的特点是原理上不产生 IGBT 的尾电流：SiC 用 1 200 V 以上耐压也能做出高速 MOSFET 结构，因此关断损耗（Eoff）可比 IGBT 降低约 90%（图 3-11）——有助于电路节能与冷却机构的简化、小型化。IGBT 的尾电流随温度升高增大，MOSFET 几乎没有温度依赖。
IGBT 通常无法用于 20 kHz 以上的高频区（大开关损耗发热使结温 Tj 超额定）；SiC MOSFET 因 Eoff 小，可在 50 kHz 以上高速开关——高频工作可缩小变压器、滤波器等无源元件（图 3-12）。开关速度同样强烈依赖 RG_EXT，推荐几 Ω 低阻并兼顾浪涌。
见原 PDF 图 3-11（第 18 页）：DPT 关断波形对比——Si-IGBT+FRD：Eoff=890.2 µJ；SiC-MOSFET+SBD（SCH2080KE）：Eoff=109 µJ（100 ns/div，标尺同图 3-10）。
见原 PDF 图 3-12（第 18 页）：高频工作缩小变压器的示例——(a) 20 kHz 与 (b) 160 kHz 的变压器实体对比。
3.9 内部栅电阻
芯片内部栅电阻取决于栅电极材料的方阻与芯片尺寸：设计相同时栅电阻与芯片尺寸成反比——芯片越小栅电阻越高。SiC MOSFET 芯片比 Si 器件小，电流容量更小的同时栅电阻更高：1 200 V/80 mΩ 产品的内部栅电阻第 2 代为 6.3 Ω、第 3 代为 12 Ω。
开关时间强烈依赖外部栅电阻：图 3-13 给出外部栅电阻与开关损耗的关系——栅电阻增大损耗增大，因此要高速开关，在确认浪涌状态的前提下，外部栅电阻尽可能低（几 Ω 量级）。
见原 PDF 图 3-13（第 19 页）：开关损耗对外部栅电阻的依赖曲线（RG_EXT 增大 → Eon/Eoff 上升）。
3.10 体二极管的恢复特性
SiC MOSFET 的体二极管虽是 pn 二极管，但少数载流子寿命短、存储效应几乎观察不到，可获得与 SBD 相当的超高速恢复性能（数十 ns）。因此恢复损耗可降到 Si MOSFET 体二极管或 IGBT 外接 FRD 的几分之一~几十分之一。与 SBD 一样，体二极管的恢复时间与正向注入电流 IF 无关。如图 3-14，SiC MOSFET（SCT2080KE）体二极管与 SiC SBD（SCH2080KE）对比：dI/dt 相同时恢复电流没有差别。含逆变器的桥式应用中，仅用 MOSFET 构成桥路即可实现极小的恢复损耗；同时因恢复电流引起的失效风险与噪声也有望降低。
见原 PDF 图 3-14（第 20 页）：反向恢复特性——SCH2080KE（SiC SBD 组合型）与 SCT2080KE（SiC MOSFET 体二极管）波形重合对比：Vdd=400 V、Ta=25 ℃，纵轴 IF −5~25 A、横轴时间 0~400 ns。
3.11 击穿电压（BV）的温度依赖
SiC MOSFET 的 BV 也与 Si MOSFET 一样随温度升高而增大：低温使用时 BV 值比室温低。但 ROHM 的 SiC MOSFET 设计留有充分裕量，低温下 BV 也不会低于额定电压。图 3-15 给出一般的 BV 温度特性。
见原 PDF 图 3-15（第 21 页）：BV 温度特性——1200 V 与 650 V 两条曲线，纵轴归一化击穿电压（Tj 25 ℃=1，0.95~1.05），横轴 Tj −50~200 ℃：低温端约降至 0.97~0.99，高温端升至 1.03~1.05。
3.12 面向反激的 1 700 V SiC MOSFET
如图 3-16，1 700 V SiC MOSFET 相对 Si MOSFET 有巨大性能优势：RonA 为 Si MOSFET 的 1/200。因此可用不足 1/10 的芯片尺寸实现 1/10 的低导通电阻。把工业设备辅助电源（反激变换器，AC 输入 200~400 V）常用的 1 500 V Si MOSFET（约 10 Ω）替换为低导通电阻的 SiC MOSFET（约 1 Ω）：发热减少可取消散热器、可用表面贴装器件实现自动化贴装——在不增加总成本的前提下实现小型化、低发热、贴装工序简化。ROHM 还提供面向 SiC 的反激控制器 IC 以及 SiC MOSFET + 控制器 IC 的组合产品。
见原 PDF 图 3-16（第 22 页）：各耐压下的 RonA 对比——纵轴归一化 RonA（1700 V SiC MOSFET=1，0.1~1000，对数），横轴 650/1200/1700 V：1700 V 处 Si MOSFET 相对 SiC 为 1/200（图中标注）。
3.13 第 3 代沟槽栅 SiC MOSFET
第 3 代 SiC MOSFET 采用沟槽栅结构（图 3-17）：缩小单元间距以降低沟道电阻，同时消除 p 阱间电流通路狭窄造成的JFET 电阻成分——这些措施使 RonA 比第 2 代减半。表 3-1 列出第 2/3 代主要特性对比（摘自 datasheet）。同一导通电阻可用更小芯片实现，成本得以降低。[译注：表 3-1 的数据行在原 PDF 中为图片表格，pdftotext 未提取出具体数值——仅能确认表题为“第 2 代 / 第 3 代两列对比（选自 datasheet）”，具体行项与数值见原 PDF 第 23 页，「待核实」。]
一般 SiC 沟槽栅 MOSFET 结构中，关断时沟槽底部栅氧化膜暴露在高电场下，长期可靠性难以保证。ROHM 用独特的双沟槽（double-trench）结构解决：在源极部分构筑另一沟槽并在底部形成 p 型层，关断时施加在栅氧化膜上的场强成功降低 35%，长期可靠性得以实现。第 3 代 MOSFET 的栅压额定值较窄，参照第 5 章的栅浪涌对策、在额定值以内使用。
见原 PDF 图 3-17（第 23 页）：(a) 平面型（第 2 代）与 (b) 沟槽型（第 3 代）器件结构剖面。
3.14 开关特性的温度依赖
开关速度强烈依赖器件寄生电容，而 SiC MOSFET 的寄生电容几乎不随温度变化——开关损耗的温度特性因此保持稳定：如图 3-18，从 25 ℃ 到 175 ℃ 开关损耗特性几乎平坦。图 3-19 给出 SCT3040KL 的 (a) Ciss、(b) Crss、(c) Coss 温度特性——各成分对温度都稳定。
见原 PDF 图 3-18（第 24 页）：开关损耗的温度依赖（SCT3040KL）——VDS=600 V、ID=20 A、RG_EXT=0 Ω，25~175 ℃ 开关损耗曲线几乎平坦。 见原 PDF 图 3-19（第 24 页）：Ciss、Crss、Coss 的温度依赖（SCT3040KL）——三张图纵轴均为电容 0~4 000 pF、横轴温度 0~200 ℃，VDS=0.3/1/3/10/100/600/1200 V 七族曲线：各温度下曲线平坦。
3.15 开关特性的栅压依赖
图 3-20 给出栅驱动电压造成的开关损耗差异：开通损耗 Eon 随驱动电源电压 VG(ON) 升高而降低——VG(ON)=18 V 的 Eon 比 15 V 低（降至 1/1.5）[译注：原文“Eon at 18 V is reduced by 1.5 times compared with 15 V”，按图 3-20 读作 18 V 开通损耗约为 15 V 的 2/3]。机理：栅电流随 VG(ON) 与平台电压之差增大而增大，加快 Crss 放电——也就是加快漏极电压的下降。相反，关断损耗 Eoff 对 VG(ON) 几乎无变化：关断时给 Crss 充电的栅电流由平台电压与栅关断电压（本例 0 V）之差决定，VG(ON) 基本与 Eoff 无关。
见原 PDF 图 3-20（第 25 页）：开关损耗的 VG(ON) 依赖——(a) Eon（µJ）与 (b) Eoff（µJ）对 RG_EXT（0~15 Ω），VG(ON)=15/18/20 V 三族曲线：Eon 按 15 V > 18 V > 20 V 分层，Eoff 三族重合。
3.16 开关速度的漏极电流依赖
图 3-21 给出不同漏极电流 ID 下栅源电压 VGS 的行为：无论开通还是关断，平台电压随 ID 增大而升高——因此 ID 增大时开通速度下降、关断速度上升。
见原 PDF 图 3-21（第 25 页）：各 ID 下的栅源电压对比——VDS=600 V、RG_EXT=30 Ω，Id=11/26/51 A 三族开通（a）与关断（b）栅波形（图内标注日文“ターンオン/ターンオフ ゲート波形”=开通/关断栅波形），标出平台电压随 Id 上移。
3.17 寄生电感对开关特性的影响
TO-247N 等 3 引脚封装中，栅驱动电路与主电路（漏极电流）共用源极端子——源极端子的寄生电感（Ls）在开关期因 ID 变化产生感应电压，对栅驱动电路造成不利影响（图 3-22）：
- 开通时 ID 增大，由 dID/dt 产生的电压（LS·dID/dt）使 G-S 间实际电压 VGS(real) 降低、开关速度下降： $$V_{GS(real)} = V_{GS} - L_S \cdot \frac{dI_D}{dt}$$
- 关断时 ID 减小，Ls 上产生与开通时极性相反的电压，阻碍关断动作：$V_{GS(real)} = L_S \cdot dI_D/dt$。
见原 PDF 图 3-22（第 26 页）：源极电感影响下的 VGS——(a) 开通期（ID 增大）与 (b) 关断期（ID 减小）的等效电路与公式。
源极共通电感（Ls）不仅存在于 3 引脚封装的源极端子与内部键合线，也存在于 PCB 布线。图 3-23 给出主电路与驱动电路共用回流线的负面影响：布局 A 的回流线与主电路部分共用，布局 B 从焊盘端子起完全分离——布局 A 的 VGS 上升更小、ID 上升速率更慢。要点：驱动电路的回流线要从 MOSFET 引线端子起就与主电路分开走线。
见原 PDF 图 3-23（第 26 页）：栅驱动电路布局对开关波形的影响——(A) 共用回流与 (B) 分离回流的波形对比。
3.18 开尔文源极封装
为消除 3.17 节源极端子感应电压对开关速度的影响，出现了带**开尔文源极（驱动源极，driver source）**端子的封装：ROHM 已产品化 TO-247-4L（4 引脚）封装（图 3-24 外观、图 3-25 内部等效电路）。该封装中驱动源极端子用与主电路源极分开的键合线连接到 MOSFET 芯片表面电极——即使主电路寄生电感因电流变化产生感应电压，驱动电路也不受影响，开关损耗可显著改善。图 3-26 为 TO-247N（3 引脚）与 TO-247-4L（4 引脚）开关损耗的 DPT 对比：两者仅封装不同、芯片相同；带驱动源极端子的一方，ID 越大开通与关断损耗的改善越明显。
见原 PDF 图 3-24（第 27 页）：带开尔文源极端子封装的外观——Drain / Gate / Power Source / Driver Source 四端子。 见原 PDF 图 3-25（第 27 页）：开尔文连接的驱动电路——VG 经 RG 接 Gate-Driver Source，功率回路走 Power Source。 见原 PDF 图 3-26（第 27 页）：开关损耗对比（TO-247N vs TO-247-4L）——SCT3040KL vs SCT3040KR，RG=10 Ω、VDS=800 V：(a) Eon 与 (b) Eoff，4L 封装在大电流下优势扩大。
4. 分立 SiC MOSFET 评估板（原 PDF 第 28~31 页）
4.1 SiC MOSFET（分立）评估板
表 4-1：SiC MOSFET（分立）评估板一览（全录）
| 被评估器件 | 外观设计 | 产品名 |
|---|---|---|
| TO-247N / TO-247-4L，面向第 3 代 SCT3xxxxxxxx 系列 | 半桥 | P02SCT3040KR-EVK-001 |
| TO-263-7L，面向第 3 代 SCT3xxxxxW7 系列 | 半桥 | P03SCT3030AW7-EVK-001 |
| 〃 | 〃 | P03SCT3040KW7-EVK-001 |
| TO-247N，面向第 2 代 SCT2XXX 系列 | 半桥 | P01SCT2080KE-EVK-001 |
评估板采用半桥结构，可用最少的外围元件进行含双脉冲测试在内的 buck/boost 拓扑评估；开关速度可调、驱动电压可改，并装有栅浪涌保护电路。详见 ROHM 官网 SiC 支持页（https://www.rohm.co.jp/power-device-support）。
4.2 评估实例
以 P02SCT3040KR-EVK-001 执行双脉冲测试为例。被测器件为 SCT3040KR 与 SCT3040KL（1 200 V、40 mΩ）。图 4-1 给出 (a) 测试电路框图、(b) 测量场景、(c) MOSFET 栅驱动电路。测试所需仪器仅 4 件：控制电源（12 V）、脉冲发生器（PG）、负载电感（250 µH）、高压负载电源（VHVdc）。VHVdc 距评估板较远时按例接入大容量电容——板上已装 10 µF 薄膜电容，大容量电容原则上非必需，但建议按工作条件接入。
VGS 的测量方法（图 4-1(b)）：高侧 MOSFET 波形通常用隔离探头测，但高耐压隔离探头前端太大、无法直接接到 MOSFET 端子——本测量在 MOSFET 栅源端子上焊一根约 10 cm 的感测铜线、探头接铜线末端；并插入 100 Ω 阻尼电阻抑制感测线电感造成的波形振铃。图 4-1(c) 红色部分为去除 MOSFET 栅源间浪涌的保护电路，其效果也一并得到验证。
本例中 HS MOSFET 作为开关器件工作，LS 用体二极管换流。调节脉宽使 VHVdc = 800 V、ID ≈ 55~60 A，观测器件开通/关断时的开关动作，波形见图 4-2、4-3。
见原 PDF 图 4-1（第 29~30 页）：P02SCT3040KR-EVK-001 测量电路——(a) 框图（12 V、PG、250 µH、Bulk 电容、VHVdc）；(b) 测量场景照片（VGS 感测部放大、高压差分探头）；(c) 栅驱动电路（U2 = BM6101FV；R54=100 Ω、R73/R74=3.3 Ω、R78=47 kΩ→0 Ω、C58/C59/C67=0.1 µF、Q51/Q52/Q53、D51/D52/D55/D56、ZD52/ZD53 等）。
图 4-2 (a)(b) 为 VDS 与 ID 波形、(c)(d) 为 VGS 波形，对比 SCT3040KL（TO-247N）与 SCT3040KR（TO-247-4L）：开关侧的 VGS_HS 波形 (c)(d) 几乎相同，但 (a) 中 TO-247-4L 的 ID 波形无论开通关断都快得多——这就是 3.18 节驱动源极端子的效果。详见应用笔记《Improvement of switching loss by driver source》[4]。同时，图 4-1(c) 的保护电路去除了应用笔记《Gate-source voltage behavior in a bridge configuration》[1] 所述的正负浪涌——非开关侧（LS）MOSFET 的栅源电压 VGS_LS 满足 SiC MOSFET 特有的窄栅压额定。
见原 PDF 图 4-2（第 30 页）：TO-247-4L（SCT3040KR）与 TO-247N（SCT3040KL）开关波形对比——VDS=800 V、RG_EXT=10 Ω：(a) 开通 VDS/ID（标注 80 A/57 A）；(b) 关断 VDS/ID（标注 1009 V/890 V）；(c) 开通 VGS（VGS_HS/VGS_LS，TO-247-4L/TO-247N 各 HS/LS 四条迹线）；(d) 关断 VGS。
图 4-3 给出开关损耗 Eon、Eoff 的波形：TO-247-4L 解决了源极端子感应电压导致的开关速度延迟问题，总开关损耗降低约 35%。
见原 PDF 图 4-3（第 31 页）：开关损耗对比——VDS=800 V、RG_EXT=10 Ω：(a) 开通 Eon：TO-247N 2742 µJ vs TO-247-4L 1690 µJ；(b) 关断 Eoff：TO-247N 2093 µJ vs TO-247-4L 1462 µJ。
5. 栅驱动（原 PDF 第 32~51 页）
SiC MOSFET 是常关型、电压驱动的开关元件，驱动功率小、易驱动。基本驱动方法与 IGBT 或 Si MOSFET 类似：推荐驱动栅压 ON 侧约 +18 V、OFF 侧 0 V；若需要更高的噪声容限或更快的开关，在栅压额定值以内可施加负压。本章讲解栅驱动相关的设计注意事项与推荐驱动条件。
5.1 电路系统的注意事项
5.1.1 用脉冲变压器驱动：脉冲变压器对正负极性输出相同电压；而 SiC MOSFET 的 VGS 额定范围负侧比正侧窄——对正负两侧输出相同电压的脉冲变压器不能用于 SiC MOSFET。
5.1.2 用自举系统驱动高侧：桥式结构中上下 MOSFET 串联，高侧（HS）栅驱动需要浮地系统，自举系统是其中之一（原理文献众多，此处省略）。HS MOSFET 关断时，负载电流通常按图 5-1 实线箭头流动；此时若 LS MOSFET 关断，体二极管导通，Vsw = −VF，自举电容按 (VG + VF) 充电。SiC MOSFET 体二极管的 VF 高于 Si MOSFET——注意不要超过栅驱动 IC 或 MOSFET 的栅压额定。
见原 PDF 图 5-1（第 32 页）：自举电路——Boot Diode + Boot Capacitor + HS/LS + 负载，Vsw 节点与 VG 标注。
5.1.3 用隔离电源驱动高侧：用带隔离变压器的隔离电源给 HS 驱动供电时，须注意变压器初级-次级间存在的耦合电容：次级（MOSFET 侧）的快速 dv/dt 变化会经变压器耦合电容把电压噪声叠加到初级侧 GND1 上，最坏情况导致驱动 IC 误动作（图 5-2）。因此要结合 Vsw 电压的 dv/dt 条件，选用耦合电容尽可能小的变压器。
见原 PDF 图 5-2（第 33 页）：隔离电源变压器的噪声问题——隔离电源 → 驱动 IC（GND1/GND2）→ HS/LS，Vsw 的 dv/dt 经耦合电容窜入初级。
5.1.4 负偏压产生电路：图 5-3 给出负偏压产生电路示例：(a) 齐纳二极管方式、(b) 电容分压方式、(c) 正负输出变压器方式。各电路在成本、贴装空间、电压精度等方面各有优劣——结合 MOSFET 工作条件与系统要求选择。此外，不支持负偏压的驱动器 IC 也可以用：把负偏压 VG_N 接为驱动器 IC 的 GND 电位即可；但若驱动器 IC 对 MOSFET 驱动电压做监测（UVLO2），其监测电平会被负偏压拉低——详见 5.3 节。
见原 PDF 图 5-3（第 33 页）：负偏压产生电路示例——(a) 齐纳二极管方式、(b) 电容分压方式、(c) 正负输出变压器方式（VG_P/VG_N/To Source 标注）。
5.2 缓冲电路
驱动 IC 常同时带各种保护功能，选型往往以功能优先，驱动能力可能不足；多管并联（如功率模块内）或使用大芯片 MOSFET 时，单个驱动 IC 的驱动能力也可能不够。此时在驱动 IC 与 MOSFET 之间加缓冲电路补充驱动能力是有效手段。图 5-4 以 ROHM 驱动器 IC（BM61S41RFV-C）为例给出双极晶体管推挽型缓冲电路：缓冲电路即红虚线圈部分，OUT 端输出的驱动信号接 Q1/Q2 基极，电平 Hi 时 Q1 开通、Lo 时 Q2 开通。驱动 IC 驱动能力最大额定 4 A，用 ROHM 的 2SRC542 / 2SRA542 作 Q1/Q2 可提升到约 10 A（峰值）。缓冲电路还有分散发热的作用：想提高开关频率时驱动 IC 发热会成为问题——加缓冲电路把整个驱动电路的发热分散开即可支持高频。
见原 PDF 图 5-4（第 34 页）：缓冲电路示例（使用 BM61S41RFV-C）——MCU（100 Ω×2、100 pF×2、1 µF）→ BM61S41RFV-C → OUT → Q1/Q2 推挽 → 栅极；VCC2=18 V、0.1 µF/10 µF 去耦、D3。
5.3 UVLO（欠压锁定：防止低电压误动作的功能）
3.4 节（图 3-4）讲过 SiC MOSFET 驱动电压降低则导通电阻增大——因此驱动器 IC 通常带有监测驱动电压跌落的功能。表 5-1 给出 ROHM 驱动器 IC（BM61xxxxx 系列）对驱动电压的监测电平 VUVLO2：SiC MOSFET 的驱动电压高于 Si MOSFET/IGBT，面向 SiC MOSFET 开发的 BM61S 系列把 UVLO2 设为高电平。
表 5-1：BM61xxxxx 系列 VCC2 监测电平（全录）
| 型号 | 封装 | 隔离耐压 [kVrms] | 输出电流 [A] | VUVLO2 [V] | VOVP [V] |
|---|---|---|---|---|---|
| BM61S40RFV | SSOP-B10W | 3750 | 4 | 14.5 | 21.5 |
| BM61S41RFV | SSOP-B10W | 3750 | 4 | 14.5 | NA |
| BM61M41RFV | SSOP-B10W | 3750 | 4 | 7.4 | NA |
[译注：表 5-1 的封装/隔离/输出电流三列在原文为合并单元格（三型号共用一行数值），此处按原表展开。]如 5.1.4 节所述，负偏压驱动电路中使用不支持负偏压（VEE2）的驱动器 IC 时须注意。图 5-5 给出一般驱动电路的供电方式：(a) 使用支持负偏压的驱动器 IC；(b) 使用不支持的。栅驱动电源开通用 VG_P、关断用 VG_N，其 GND 设为 VCOM。驱动器 IC 的 VUVLO2 一般以 IC 的 GND2 为参考——(a) 中 GND2 恒定、VG_P 以同一电平被监测；(b) 中 MOSFET 驱动电压的监测电平（VMOS_UVLO2）被负偏压 VG_N 拉低（式 1）。要用负偏压，尽可能选支持负偏压的驱动器 IC：
$$V_{MOS\_UVLO2} = V_{UVLO2} - V_{G\_N} \qquad \text{（式 1，原 PDF 第 35 页）}$$
见原 PDF 图 5-5（第 35 页）：按有无负偏压功能的驱动电路接法示例——(a) 带负偏压功能（VCC1/UVLO1/VCC2/UVLO2/OUT1/GND2/VEE2/VG_N）与 (b) 不带（GND2 直接接 VG_N）。
5.4 面向 SiC MOSFET 的栅驱动器 IC
为 SiC MOSFET 选栅驱动器 IC 时，必须特别考虑以下几点：
- 驱动电压（如最大额定值）
- 驱动能力（如输出峰值电流与开关频率）
- 传输延迟时间（如初级-次级间）
- 保护功能（如米勒钳位 Miller Clamp、DESAT、OCP、UVLO）
- 对共模瞬态电压的耐受（CMTI: Common Mode Transient Immunity）
驱动器 IC 大体分两类：单一功能（Simple）型与多功能（Complex）型。Simple 型只有驱动信号，以 SOP-8、SSOP-10 等小封装产品化；Complex 型支持负偏压、带各种保护功能、温度监测功能、隔离电源等，多以 SOP-20 以上大封装提供。ROHM 产品线包含多种满足所需功能的产品，请访问 ROHM 官网（https://www.rohm.co.jp）或联系销售。
5.5 推荐栅压（VGS）
驱动电压是 SiC MOSFET 驱动条件中特别重要的一项：如 3.4 节所述，SiC MOSFET 要比 Si MOSFET 用更高的驱动电压才能获得足够低的导通电阻；同时SiC MOSFET 的栅压额定比 Si MOSFET 窄。图 5-6 对比 ROHM SiC MOSFET（SCT3040KL）与超结 MOSFET（R6047KNZ4）的驱动电压：SCT3040KL 推荐驱动电压 0~+18 V，须比推荐 0~+10 V 的 R6047KNZ4 加大驱动摆幅；而栅压额定 SCT3040KL 为 −4 V~+26 V，比 R6047KNZ4 的 −30 V~+30 V 窄——负偏压侧尤其要注意。此外开关时栅源电压上会叠加正负浪涌，正负浪涌也必须收在栅压额定以内。ROHM SiC MOSFET 的栅压额定逐代不同，对比列表见表 5-2；栅压额定详见第 8.2 节“SiC MOSFET 的可靠性”。
见原 PDF 图 5-6（第 37 页）：SiC MOSFET 与 Si MOSFET 的栅压额定对比——SiC MOSFET（SCT3040KL）：+26 V（浪涌上限）/+18 V（推荐）/−4 V；超结 MOSFET（R6047KNZ4）：+30 V/+10 V/−30 V。
表 5-2：栅源电压对比（全录）
| 参数 | 第 2 代 SCT2xxxx | 第 3 代 SCT3xxxx |
|---|---|---|
| 栅源电压（额定） | −6 V ~ +22 V | −4 V ~ +22 V |
| 栅源浪涌电压（额定） | −10 V ~ +26 V | −4 V ~ +26 V |
| 推荐驱动电压（正） | +18 V ~ +20 V | +18 V ~ +20 V |
| 推荐驱动电压（负） | −4 V ~ 0 V | 0 V |
5.6 推荐外部栅电阻（RG_EXT）
决定 MOSFET 开关性能的重要因素是外部栅电阻 RG_EXT。如式 (2)，栅驱动峰值电流由驱动器 IC 输出源电阻（RONH）、RG_EXT 与内部栅电阻（RG_INT）之和决定：
$$I_{PEAK} = \frac{V_{G\_P}}{(R_{ONH} + R_{G\_EXT} + R_{G\_INT})} \qquad \text{（式 2，原 PDF 第 38 页）}$$
如 3.9 节所述，SiC MOSFET 的内部栅电阻一般比 Si MOSFET 高——所以要高速开关，必须减小 RG_EXT、加大栅电流。而且 5.5 节所述栅源间正负浪涌也随 RG_EXT 增大而增大——把 RG_EXT 选到最小可同时压低浪涌。但加速开关会增大漏源间浪涌电压：选择 RG_EXT 使浪涌收在额定以内，或加缓冲电路等浪涌吸收电路吸收浪涌。
5.7 推荐死区时间（tDT）
桥式结构使用的 MOSFET 通常设置死区，防止上下侧同时开通。图 5-7(a) 为 boost 电路死区控制示例：低侧（LS）做开关、高侧（HS）做同步整流；如图 (b)，LS 开通之前与 LS 关断之后各设死区，防止 HS/LS 同时开通。死区内电感 L 的电流流过 MOSFET 体二极管——SiC MOSFET 体二极管的 VF 高于 Si 器件，死区尽可能缩短为好。
但关断时电感电流 IL(OFF) 减小时，对上下 MOSFET Coss 的充放电电流也减小——Coss 的充放电（即 VDS 的变化）无法在死区内完成。此时本不该发生的开关损耗产生在同步整流 MOSFET 上，出现效率降低、发热增大等问题——须按 IL(OFF) 的工作条件估算最小死区时间。式 (3) 给出的最小死区时间为简化起见按恒定 Coss 计算；实际 Coss 随漏源电压 VDS 变化，datasheet 上的 Coss 一般是某一 VDS 下的代表值、未必是最坏条件。利用图 5-8 的 VDS-C 特性、取 Coss 最大处的 VDS < 1 V 的 Coss 计算，死区即可留有裕量设计（图中虚线框内部分）；实际充放电所需电荷对应图中实线围起部分的面积——把该面积用作式 (3) 的分子可算得更准。这类电容曲线图在 datasheet 中几乎都有给出。
$$t_{DT} > \frac{(C_{OSS\_HS} + C_{OSS\_LS}) \times V_{OUT}}{I_{L(off)}} \qquad \text{（式 3，原 PDF 第 39 页）}$$
见原 PDF 图 5-7（第 39 页）：boost 电路的死区控制——(a) 电路（HS/LS、L、VSW、VG）与 (b) PWM 脉冲时序（HS OFF/ON、LS ON/OFF 与 Dead Time 标注）。 见原 PDF 图 5-8（第 39 页）：寄生电容的 VDS 依赖（SCT3040KL）——横轴 VDS、纵轴电容，标注“死区计算中使用的值（VDS<1 V 处的最大 Coss，虚线框）”“一般计算的 Coss 电荷（datasheet 记载值）”与“实际充放电所需 Coss 电荷（实线围起面积）”“实际使用的电压”。[译注：图内含日文标注“デッドタイム期間の計算で使用する値”，已并入括注。]
5.8 误开通（self-turn-on）的对策
逆变器与全桥等桥式结构中，上下臂的 MOSFET 本应关断；但由于非开关侧（换流侧）MOSFET 的 VDS 或 ID 随开关侧 MOSFET 动作而变化，即使关断命令已到栅极端子也可能被意外开通——这就是误开通（self-turn-on）。发生时不仅效率降低，最坏情况 MOSFET 可能损坏。图 5-9 给出对策电路示例：
- (a) 把关断电压做成负压（VG_N）：即使发生足以触发误开通的栅压抬升，栅压也不会超过 VGS(th)。但第 3 代 SiC MOSFET 负侧 VGS 额定窄，此法不可用。
- (b) 在 MOSFET 栅源间连接 1 nF~5 nF 电容：阻止栅压瞬时抬升。
- (c) 使用在栅源电压低于某值时开通的有源米勒钳位 MOSFET：阻止栅源电压抬升。
(b)(c) 两种对策若存在寄生电感则效果减弱——对策元件要尽量贴近栅极与源极端子安装，并建议选择寄生电感小的小封装元件。各系统各有优劣、且依所用驱动器 IC 的功能可能不适用——正确理解误开通的发生机理后再做选择。误开通的发生机理详见应用笔记《Gate-source voltage behavior in a bridge configuration》[1]；各种对策电路见应用笔记《Gate-Source Voltage Surge Suppression Methods》[2]。
见原 PDF 图 5-9（第 40 页）：桥式结构误开通对策示例——(a) 负偏压（VG_P/VG_N + RG + Gate/Drain/Source）；(b) 栅源间接电容；(c) 有源米勒钳位 MOSFET。
5.9 负浪涌的对策
如 5.5 节所述，SiC MOSFET 的栅压额定非常窄——尤其负偏压实际使用电压的裕量只有几 V，栅负浪涌的对策必须从设计阶段就纳入。图 5-10 给出负浪涌对策电路：(a) 栅源间接钳位负偏压的二极管；(b) 栅源间连接 1 nF~5 nF 电容阻止栅压瞬时跌落；(c) 用低于某栅源电压即开通的有源米勒钳位 MOSFET 阻止栅源电压跌落。(b)(c) 与 5.8 节误开通对策相同、可共用；同样要把对策元件装在贴近栅源端子处、选寄生电感最小的元件。
但负浪涌不一定由单一因素引起，而是与 VDS、ID 变化时序紧密关联的多因素共同造成——有效对策取决于负浪涌的发生时序。因此首先要准确理解造成负浪涌的因素，在此基础上按有无负偏压、板布局条件等情况采取最佳对策。发生机理详见应用笔记 [1]；各种对策电路见应用笔记 [2]。
见原 PDF 图 5-10（第 41 页）：桥式结构负浪涌对策——(a) 栅源间 SBD；(b) 栅源间电容；(c) 有源米勒钳位 MOSFET。
5.10 短路保护
MOSFET 的短路保护有若干方法，本节讲解代表性方法。
5.10.1 DESAT：DESAT（退饱和故障检测，desaturation fault detection）是最简单的短路保护，广泛用于 Complex 型驱动器 IC 的多数产品。图 5-11 给出用 ROHM 驱动器 IC 的 DESAT 电路示例：(a) BM60052AFV-C、(b) BM6101FV-C。外围元件包括 DESAT 电阻 RDESAT、R1、R2、R3、DESAT 二极管 DDESAT、消隐电容 CBLANK，用于调整检测电平与检测时间等。DDESAT 选高速恢复型——其上施加的电压随 MOSFET 开关速度以 dv/dt 变化；且 DDESAT 恢复期间漏极端子电压也加在 RDESAT 与 R1 上——额定电压过低的电阻不适用。短路电流的检测电平与检测时间，应在理解所用器件的电流耐受与短路耐量的基础上设定。另外，依 MOSFET 电路结构，漏极端子电压可能降到源极端子以下、把驱动器 IC 的 DESAT 端子拉到 GND2 以下——须用二极管等钳位电路保护 DESAT 端子。包括工作与短路电流电平设定方法在内的详情，见所用驱动器 IC 的 datasheet 与应用笔记。
见原 PDF 图 5-11（第 42 页）：DESAT 电路——(a) 用 BM60052AFV-C（OUT1H→RG→Gate；RDESAT+DDESAT→Drain；DESAT 脚+/-与 CBLANK）；(b) 用 BM6101FV-C（OUT1→RG→Gate；VCC2→R1→DDESAT→Drain；SCPIN+/-经 R2/R3 与 CBLANK）。
5.10.2 带电流检测端子的 MOSFET 的短路保护：图 5-12 给出带电流检测端子的 MOSFET/IGBT 的电流检测电路：流过电流检测电阻（RSENSE）的电流按单元数比例缩小，例如为漏源电流的 1/1000——即使大电流，电流检测电路的功耗也能限制得很小。但桥式结构中恢复电流等噪声成分会一并检测到，视电路工作条件可能需要 RC 滤波器等去除噪声。
见原 PDF 图 5-12（第 43 页）：用 BM6101FV-C 的过流保护电路——OUT1→RG→Gate；Noise Filter + RSENSE 接 SCPIN；Miller/Source/Drain 端子标注。
5.11 推荐布局
前文已讲解栅驱动电路的以下功能：栅电阻（调开关速度）、缓冲电路（加大栅驱动能力）、栅浪涌保护（保护 MOSFET 栅极）、MOSFET 短路保护（防过流损坏）、栅驱动电源。这些电路元件都要装到印制板上——理想是全部贴近 MOSFET，但实际须排定布局优先级。栅浪涌的发生程度与对策优先级还依所用器件特性与电路拓扑而不同——考量 MOSFET 周边电路布局时，须仔细考察应优先降低哪个功能的走线电感。
电路拓扑可按 MOSFET 结构与开关动作区分：按结构分为单管（single）与上下管串联（half bridge，半桥）；按开关动作分为硬开关（hard switching）与软开关（soft switching）。半桥结构中非开关侧受开关侧动作影响；单管结构只需考虑自身开关动作。所需功能还按器件代际区分——开关特性与栅压额定随代际不同。表 5-3 给出各代际与电路结构的所需功能与布局指南；按此顺序确定对策元件的布局优先级，即可同时实现额定以内工作与高效率。
表 5-3：栅驱动电路的所需功能（全录）
| 拓扑 | 开关方式 | 第 2 代 SiC MOSFET | 第 3 代 SiC MOSFET |
|---|---|---|---|
| 单端（Single End） | 硬开关 | 1) 栅电阻 | 1) 负浪涌钳位 SBD；2) 栅电阻 |
| 单端 | 软开关 | 1) 栅电阻 | 1) 负浪涌钳位 SBD；2) 栅电阻 |
| 半桥（Half Bridge） | 硬开关 | 1) G-S 间外接电容；2) 栅电阻 | 1) 有源米勒钳位 MOSFET；2) 负浪涌钳位 SBD；3) G-S 间外接电容；4) 栅电阻 |
| 半桥 | 软开关 | 1) 栅电阻 | 1) 负浪涌钳位 SBD；2) G-S 间外接电容；3) 栅电阻 |
图 5-13 给出 SiC MOSFET 半桥评估板（P02SCT3040KR-EVK-001）的布局示例：(a) 驱动电路图、(b) 装板照片、(c)(d) 板层布局。该板用于第 3 代 SiC MOSFET + 硬开关评估，栅浪涌对策最重要。所用驱动器 IC（BM6101FV-C）带有源钳位 MOSFET 的控制信号，故把 MOSFET（Q2）放在最贴近 SiC MOSFET处，接着放吸收负浪涌的二极管（D3）及其旁路电容（C3），再放吸收正浪涌的二极管（D2）及其旁路电容（C2）——正浪涌由驱动器 IC 到 MOSFET 的走线长度电感产生，能否贴装视布局情况判断；最后把误开通对策电容（C1）放在栅源之间。浪涌吸收元件的效果随离 MOSFET 距离增大而减弱——建议装在距 MOSFET 2 cm 以内（如图 (c)）。此外，要把从驱动源极端子到驱动器 IC 的回流线直接铺在全部驱动电路元件的正下方（如图 (d) 整面覆盖），最大限度降低外部噪声对驱动信号与浪涌保护电路的影响。
见原 PDF 图 5-13（第 44~45 页）：栅浪涌保护电路布局示例（P02SCT3040KR-EVK-001）——(a) 电路（Driver IC 的 VCC2/OUT1/OUT2/GND2/VEE2 + R1/R2 + C2-D2 + C1-D3 + RG-D1 + Q1/Q2 + C3）；(b) PCB 实装照片；(c) 元件面布局（RG、C1、C3-D3、C2-D2、Q2、Driver Source/Gate）；(d) 第二层（整面回流）。
5.12 MOSFET 串联或并联使用的注意事项
多只 MOSFET 同时串联或并联工作时，由于各器件特性差异总是存在，几乎不可能让每一只都以完全相同的时序工作——注意事项与单管使用不同。本节讲解一般注意事项，但并不意味着我们推荐使用多只 MOSFET；使用前请确认能安全工作。
5.12.1 串联：外加电压（VIN）超过所用器件额定值时，可将两管串联（图 5-14）使每管分压减半。但要注意：器件特性差异、板布线电感等可能造成两管分压失衡。上电初期（未做任何开关动作时）各管分压按 Coss 比例；一旦开始开关动作，关断时开关速度的差异使分压失衡明显化。造成开关速度差异的因素可举：
- MOSFET 的 VGS(th)
- 驱动电路能力（外部栅电阻、走线电感）
- 驱动电路的延迟
- MOSFET 的 Ciss、Crss、Coss 与内部栅电阻
图 5-15 给出关断时 VDS 波形的仿真结果（SCT3160KL×2、E=1500 V、I=20 A、Ls=50 nH、Lg1=Lg2=20 nH、LTRACE1=LTRACE2=20 nH、RG1=RG2=1 Ω）：(b) Q2 的 VGS(th) 低 1 V、(c) RG1=1 Ω/RG2=1.5 Ω、(d) 栅驱动电路走线电感差（LTRACE1=20 nH/LTRACE2=60 nH）、(e) 栅驱动信号 Vg1 比 Q1 慢 5 ns[译注：原图标注“Vg1 is 5 ns slower than that of Q1”，直译如此]、(f) Q2 的 CGD 大 1.2 倍、(g) Q2 的 CGS 大 1.2 倍。其中驱动电路 5 ns 的微小延迟（e）与 MOSFET CGD 差异（f）造成的 VDS 失衡最显著；但 VGS(th) 与驱动电路走线电感等其他因素的影响也不可忽视。如上，任何差异都会强烈影响 MOSFET 的开关速度：带着失衡做开关，不仅开关损耗失衡，还会施加高于额定的 VDS——可靠性劣化、最坏情况器件损坏。运转前请仔细核实各差异。
见原 PDF 图 5-14（第 46 页）：MOSFET 串联连接——Level Shift → 两管各自的 CGD/CDS/CGS/RG_INT/LSOURCE + Load + VIN。 见原 PDF 图 5-15（第 47 页）：MOSFET 串联的仿真波形——(a) 仿真电路与条件；(b)~(g) 各差异因素下 Q1/Q2 的 VDS 波形对比。
5.12.2 并联：流过器件的电流（ILOAD）大于所用器件额定值时，可将两管并联（图 5-16(a)）使每管电流（ID）减半。为缩小器件间开关动作差异，每只 MOSFET 单独接外部栅电阻；不接外部栅电阻直接驱动时，因 MOSFET 与驱动电路的特性差异，开通或关断瞬态极易发生电流失衡（图 5-16(b)）。但即使接了外部栅电阻，器件差异与驱动电路失衡仍会造成电流失衡，其因素可举：VGS(th)、驱动电路能力（外部栅电阻、内部栅电阻、走线电感）、MOSFET 主电路走线电感、Ciss/Crss/Coss、MOSFET 的冷却条件（装到不同散热器上）。
图 5-17 给出开通时 ID 波形的仿真结果（SCT3022KL×2、E=800 V、I=150 A、Ls=50 nH、Lg1=Lg2=20 nH、LTRACE1=LTRACE2=20 nH、RG1=RG2=1 Ω、Ld=0 nH、LSOURCE=0 nH）：(b) Q2 的 VGS(th) 低 1 V、(c) RG1=1 Ω/RG2=1.5 Ω、(d) 栅驱动电路走线电感差（20/60 nH）、(e) 主电路漏极走线电感差（Ld=30 nH）、(f) Q2 的 CGD 大 1.2 倍、(g) Q2 的 CGS 大 1.2 倍、(h) 驱动电路含有的源极电感差异（LSOURCE=2 nH）。由 (b)(h) 显见：VGS(th) 差与源极电感差越大，开通时 ID 失衡越显著；(e) 主电路电感差或 (f) CGD 差越大，ID 失衡也有增大趋势。带着失衡做并联开关，瞬态过电流瞬时流过、开关损耗增大——器件自身发热增大导致可靠性劣化，最坏情况损坏。载波频率高、开关损耗相对增大的条件下，运转前尤其要仔细核实各差异。稳态下，MOSFET 导通电阻（RDS(on)）随温度上升而增大（见 3.5 节），各器件的电流会自发均衡。
见原 PDF 图 5-16（第 48 页）：MOSFET 并联——(a) 驱动电路（Signal → 各管 RG_INT/CGD/CDS/CGS/LSOURCE + ILOAD/Load/VIN）；(b) 不接外部栅电阻时开通电流失衡的仿真。 见原 PDF 图 5-17（第 49~50 页）：MOSFET 并联的仿真波形——(a) 仿真电路与条件；(b)~(h) 各差异因素下 Q1/Q2 的 ID 波形对比。
另外，并联时栅源电压（VGS）偶发振荡：开通、关断两个时序都可能发生。如图 5-18，该振荡由两管之间形成的 RLC 谐振回路引起——回路由 MOSFET（Q1、Q2）间的栅电阻（RG_EXT + RG_INT）、驱动电路板走线电感（LTRACE）与 MOSFET 的栅漏电容（CGD）或栅源电容（CGS）构成。若 MOSFET 无差异、驱动电路完全相同，并联器件与驱动电路动作完全一致，器件间没有能量交换、谐振不会发生；但实际上两者都有差异，漏极电流（ID）失衡使 LSOURCE 产生的感应电压出现差值——该感应电压差导致并联器件间闭合回路内的能量交换，引发振荡。图 5-18 中若因器件差异或驱动电路差异使 Q1 的 ID 比 Q2 稍早开始开通/关断，开通/关断开始后立即在两管之间流过箭头方向的谐振电流：开通时（a），除给 CGS 充电的电流（绿色）外，还产生含 LDRAIN1 与 LSOURCE1 的谐振电流（红/蓝）——RG_EXT 越小（dID/dt 越大）失衡等引起的谐振电流越大、越易振荡；关断时（b）驱动电路侧接到 GND，含 LSOURCE 的谐振回路互不影响，只有含 LDRAIN 感应电压的谐振回路影响 VGS 振荡。该 VGS 振荡可用加大 RG_EXT 或在栅极端子附近插入磁珠来抑制——式 (4) 所示的 RLC 回路振荡阻尼电阻条件也印证了这一点：
$$R > 2\sqrt{\frac{L}{C}} \qquad \text{（式 4，原 PDF 第 51 页）}$$
见原 PDF 图 5-18（第 50~51 页）：并联引起的 VGS 振荡——(a) 开通时的振荡动作（ID1/ID2、LDRAIN1/2、CDS1/2、CGD1/2、CGS1/2、LTRACE、RG_EXT、RG_INT、LSOURCE 与绿/红/蓝谐振电流路径）；(b) 关断时。
6. SiC 功率模块的特点（原 PDF 第 52~66 页）
6.1 SiC 模块的特点
目前能处理大电流的功率模块中，Si IGBT + FRD 组合的 IGBT 模块广泛使用；ROHM 在搭载 SiC MOSFET 与 SiC SBD 的功率模块量产上居世界领先。SiC 模块可大幅削减 IGBT 尾电流与 FRD 恢复电流造成的大开关损耗，从而获得如下效果：
- 开关损耗降低带来的电源效率改善与冷却结构简化（例：散热器小型化、水冷/强制风冷改自然风冷）；
- 工作频率提高带来的周边元件小型化（例：电抗器、电容等小型化）。
应用扩展到工业设备电源、太阳能发电功率调节器等。
6.2 电路结构
当前 SiC 功率模块产品有可构成半桥电路的 2 in 1 型与可构成斩波电路的 chopper 型；2 in 1 型按应用可选 SiC MOSFET + SiC SBD 型与仅 SiC MOSFET 型。图 6-1 给出 C 型模块外观，图 6-2 给出内部电路图。
见原 PDF 图 6-1（第 52 页）：C 型功率模块的外形——(a) 外形图（图中尺寸标注含 17 mm、46 mm、122 mm 量级；[译注：结合 6.10 节，C 型尺寸为 45.6 mm×122 mm×17 mm，图内转写不全，以原 PDF 为准]）；(b) 外观照片（端子 1/2/3/4 标注）。 见原 PDF 图 6-2（第 53 页）：SiC 功率模块电路图——(a) 2 in 1（SiC MOSFET 带 SiC SBD）；(b) 2 in 1（仅 SiC MOSFET）；(c) chopper（SiC MOSFET 与 SiC SBD）。
6.3 NTC 热敏电阻
模块产品带热敏电阻时可监测模块壳内温度。热敏电阻 25 ℃ 的阻值与 B 常数（温度系数）在其产品规格中规定。温度 T1 处热敏电阻阻值 Rth(T1) 由式 (5) 导出：
$$R_{th}(T_1) = R_{th}(T_0) \cdot \exp\{B \cdot (\tfrac{1}{T_1} - \tfrac{1}{T_0})\} \qquad \text{（式 5，原 PDF 第 54 页）}$$
[译注：原 PDF 公式排版为分式叠印（“1/1、1/0”与“BT0/T1”），按热敏电阻标准式还原为上式；符号定义照录——Rth(T1)：规定温度下热敏电阻阻值；T0：计算热敏电阻阻值的参考温度（ROHM 产品一般规定为 25 ℃）；T1：被检测的热敏电阻温度；Rth(T0)：参考温度下的阻值；BT0/T1：热敏电阻规定的常数（B 常数）。]式中的 B 常数本身有温度特性、并非严格常数：ROHM 的 SiC 功率模块按 25 ℃/50 ℃ 规定 B 常数，热敏电阻温度偏离 50 ℃ 越远误差越大。需要按工作温度折算阻值时可参照图 6-3 粗略估算；需要详细的温度-阻值数据请联系 ROHM。使用模块内装热敏电阻还须注意：热敏电阻装在隔离基板上、不在散热路径上（热敏电阻与半导体结之间存在一定热阻）；Tj 与热敏电阻温度的关系依外部冷却条件而定（同上）；瞬态状态下温度无法测量。温度检测参考电路见图 6-4。
见原 PDF 图 6-3（第 54 页）：热敏电阻温度特性——纵轴阻值（kΩ，0~100，对数），横轴热敏电阻温度 −50~150 ℃，近似线（Approximation）与实测（Measured）对比。 见原 PDF 图 6-4（第 55 页）：温度监测电路示例（原 PDF 为整页电路图）。
6.4 功率模块的安装方法
6.4.1 散热器的安装：功率模块带散热用安装结构，设计为可用安装螺钉以规定扭矩紧固。图 6-5 给出功率模块结构剖面：SiC MOSFET 芯片与基板之间有焊料、走线图形、隔离基板等——散热器必须正确安装到基板上。安装散热器时须注意基板与散热器的接触及其平整度：功率模块基板看似平整，实际因装配应力翘曲——图 6-6 中 BSM300D12P2E001 沿长边方向的剖面上最大翘曲约 38 µm（图中标注 37.6 µm），形状复杂不规则。因此把模块紧固到散热器时，散热器与基板之间必然出现间隙；即使基板是简单的凸形，模块或散热器安装面有划伤也同样出现间隙——间隙阻碍功率模块向散热器散热，使温度超出散热设计的预期。填补该间隙用导热垫片与导热硅脂，各有注意点：导热垫片是固体形态好操作，但装配所需扭矩大（例如 8 N·m），超过功率模块的额定（3.5 N·m），使用须十分谨慎；导热硅脂是流体、可在模块额定扭矩内使用，但厚度难以控制，且随温度变化会流动（泵出，pump-out 现象）产生空隙。请谨慎选材。用导热硅脂的装配方法与散热效果的详情见应用笔记《Optimized heat sink assembly method for effective heat dissipation》[5]。
见原 PDF 图 6-5（第 56 页）：功率模块基板结构剖面（chip、wire、solder、Silicone gel、Isolation substrate、Base plate）。
见原 PDF 图 6-6（第 56 页）：基板翘曲（BSM300D12P2E001）——Module 侧与 Heatsink 侧之间 37.6 µm 间隙标注。
6.4.2 信号线的安装：让功率模块执行开关动作或感测内部温度，需把控制信号线接到功率模块的信号端子（图 6-7）。信号线连接方法有与 PCB 焊接、经接触件（contact）插接两种。焊接时 PCB 侧过孔须按图 6-8(a) 的完成孔径制作；插接时可用图 6-8(b) 的接触件评估。但这些接触件用于评估功率模块功能，插拔次数与振动可靠性未经评估——用到客户最终产品时，务必按各应用条件评估可靠性后判定可用性。焊接须用烙铁手工焊，条件如下，不得回流焊：烙铁头温度 ≤400 ℃；焊接时间 ≤5 s。
见原 PDF 图 6-7（第 57 页）：功率模块的信号端子（实物标注图）。 见原 PDF 图 6-8（第 57 页）：信号端子的连接方法——(a) 驱动板上信号端子过孔示例（Unit: mm 尺寸标注）；(b) 接触件示例（广濑电机 Hirose Electric HIF3 系列）。
6.5 开关特性
以 SiC 功率模块 **BSM120D12P2C005（1 200 V、120 A、C 型封装）**在图 6-9 所示感性负载下做双脉冲测试评估其开关特性。模块内部寄生电感约 25 nH，电路寄生电感约 15 nH。
见原 PDF 图 6-9（第 58 页）：双脉冲测试电路——600 V、3300 µF、180 µF、500 µH、OFF 开关标注。
6.5.1 漏极电流依赖与温度依赖：SiC 功率模块中，凭借 SBD（或 MOSFET 体二极管）的高速恢复性能，恢复损耗（Err）几乎为零；MOSFET 无尾电流——Eoff 比 IGBT 小得多。Eon 与 Eoff 随电流几乎成比例增大（增大趋势依外部 RG 而定）。Si FRD 的恢复电流与 IGBT 的尾电流随温度升高增大，而由多数载流子器件构成的 SiC 模块损耗随温度的变化非常小；因高温下阈值下降，Eon 趋于减小、Eoff 趋于略增（图 6-10）。
见原 PDF 图 6-10（第 58 页）：开关损耗的漏极电流依赖——VDS=600 V、VGS(on)=18 V、VGS(off)=0 V、RG=3.9 Ω、感性负载，纵轴开关损耗 0~9 mJ、横轴 ID 0~250 A：(a) Tj=25 ℃ 与 (b) Tj=125 ℃，Eon/Eoff 随 ID 近似线性上升、Err ≈ 0。
6.5.2 栅电阻依赖：外部栅电阻高则栅极充放电电流减小、开关减速——Eon、Eoff 增大，可能发挥不出本征性能。选择尽可能小的栅电阻（图 6-11）。dV/dt、dI/dt 对外部栅电阻的依赖见图 6-12、6-13：减小外部栅电阻则 dV/dt 与 dI/dt 都增大。ROHM 的 SiC 功率模块已在各种条件下测试，迄今的调查中未确认 dV/dt 失效或 dI/dt 失效模式。
见原 PDF 图 6-11（第 59 页）：开关损耗的栅电阻依赖（Tj=25 ℃）——VDS=600 V、Id=120 A、VGS(on)=18 V、VGS(off)=0 V、感性负载，横轴 RG 1~100 Ω（对数）：Eon/Eoff 随 RG 上升、Err ≈ 0。 见原 PDF 图 6-12（第 59 页）：dV/dt vs 栅电阻（Tj=25 ℃）——纵轴漏源 dv/dt 0~30 V/ns，Turn off 曲线高于 Turn on。 见原 PDF 图 6-13（第 60 页）：dI/dt vs 栅电阻（Tj=25 ℃）——纵轴漏源 dI/dt 0~6.0 A/ns，Turn off 曲线高于 Turn on。
6.5.3 栅偏置依赖：用第 2 代 SiC MOSFET 的模块 VGS 额定为 −6~+22 V；该额定包含以浪涌脉宽（tsurge）300 ns 以下为条件规定的浪涌额定 −10~+26 V（图 6-14(a)）。推荐驱动条件为 VGS(on)=18 V、VGS(off)=0 V（使用负偏压时至 −5 V）。|VGS(on)| 与 |VGS(off)| 绝对值增大则栅极充放电加速，Eon、Eoff 趋于减小。用第 3 代 SiC MOSFET 的模块 VGS 额定为 −4~+22 V，浪涌额定 −4~+26 V（图 6-14(b)）；推荐驱动条件为 VGS(on)=18 V、VGS(off)=0 V。第 2、3 代模块对超过额定的浪涌都不保证——请在额定范围内使用。
见原 PDF 图 6-14（第 60 页）：VGS 浪涌额定——(a) 第 2 代模块（−10~+26 V，tsurge 标注多处）与 (b) 第 3 代模块（−4~+26 V，0 V 基准线标注）。
6.6 与 IGBT 模块的开关损耗对比
本节对比 IGBT 模块（三家厂商产品、1 200 V/100 A 级、2 in 1 结构）与 SiC 功率模块的开关性能。
6.6.1 总开关损耗对比：栅电阻选得当时，SiC 功率模块的总开关损耗（Eon + Eoff + Err）可比损耗最小的 IGBT 模块降低 85%（图 6-15）——由此实现 IGBT 模块传统上做不到的 50 kHz 以上驱动，电抗器等无源元件得以小型化。IGBT 模块通常有开关损耗发热问题、只能用到约额定电流一半的电流；SiC 模块开关损耗小，高频驱动也无须大幅电流降额——所以 SiC 模块可以替换更大电流额定的 IGBT 模块。
见原 PDF 图 6-15（第 61 页）：总开关损耗对比——Vds=600 V、Id=100 A、Vg(on)=18 V、Vg(off)=0 V、Ta=125 ℃、感性负载，横轴 RG 1~100 Ω（对数）、纵轴 Esw 0~60 mJ：Company A/B/C 高位，ROHM BSM120D12P2C005 最低（标注 85% reduction）。
6.6.2 恢复损耗（Err）对比：IGBT 模块中 FRD 的反向恢复峰值电流（Irr）大、反向恢复时间（trr）长，损耗大；SiC SBD 的 Irr 与 trr 都极小、损耗可忽略（图 6-16）。
见原 PDF 图 6-16（第 61 页）：恢复损耗对比——条件同图 6-15，纵轴 Err 0~35 mJ：Company A/B/C 高位，ROHM 接近 0。
6.6.3 开通损耗（Eon）对比：换流侧桥臂产生的恢复电流贯通流入对侧桥臂、增大开关器件的开通损耗。与恢复损耗同理，二极管恢复快的 SiC 功率模块开通损耗降低；外部栅电阻越低损耗越小（图 6-17）。
见原 PDF 图 6-17（第 62 页）：开通损耗对比——条件同图 6-15，纵轴 Eon 0~35 mJ：Company B 最高，ROHM 最低。
6.6.4 关断损耗（Eoff）对比：IGBT 的关断损耗由尾电流造成，栅电阻依赖不明显、总是很大；SiC MOSFET 原理上无尾电流，可实现极快、低损耗的开关；外部栅电阻越低损耗越小（图 6-18）。
见原 PDF 图 6-18（第 62 页）：关断损耗对比——条件同图 6-15，纵轴 Eoff 0~35 mJ：Company A/B/C 高位，ROHM 最低。
6.7 误开通的对策
半桥结构中上臂 MOSFET（M1）开通时，下臂 MOSFET（M2）的换流二极管（外接 SBD 或体二极管）中流过的正向电流发生反向恢复，M2 漏源间电位同时上升。此处产生的 dVDS/dt 经 M2 的反向传输电容（Crss）引起瞬态栅电流（IG = Crss × dVDS/dt）；该电流流过栅电阻使 M2 栅压上升（图 6-19）——若显著超过栅阈值电压（VGS(th)），M2 发生误开通、上下桥臂短路。
SiC MOSFET 的 VGS(th) 按几 mA 定义约 3 V、较低；但流过大电流所需栅压在 8 V 以上——对误开通的耐受与 IGBT 没有显著差别。若工作条件下可能发生误开通，推荐与 Si 功率模块同样的如下对策（对策可能影响开关，须边看波形边调整）：
- 关断期间加大负偏压（仅第 2 代 MOSFET 可用）
- 栅源间加电容
- 栅源间加晶体管（用有源米勒钳位 MOSFET 在栅源间钳位）
- 加大栅电阻降低开关速度
见原 PDF 图 6-19（第 63 页）：误开通的发生机理——IG 经 Crss、RG 流动的等效电路与 dVDS/dt 标注。
用有源米勒钳位做误开通对策的详情另见应用笔记《Self-turn-on countermeasure by using active miller clamp》[6]。
6.8 RBSOA（反向偏置安全工作区）
SiC 功率模块的 RBSOA（反向偏置安全工作区）覆盖额定电流 200% × 额定电压的整个范围，与 IGBT 模块相当（图 6-20）。此处漏源电压是芯片紧邻处的值（VDS_INT），不是端子电压（VDS）——由各功率模块规定的寄生电感（Ls）与实际波形的 dID/dt 按式 (5) 计算 VDS_INT：
$$V_{DS\_INT} = V_{DS} + L_S \cdot \frac{dI_D}{dt} \qquad \text{（式 5，原 PDF 第 64 页）}$$
[译注：式号 (5) 与 6.3 节热敏电阻式 (5) 重复——原文公式按章独立编号所致，照录。]
见原 PDF 图 6-20（第 64 页）：1 200 V/600 A 产品的 RBSOA——BSM600D12P3G001、VDS ≤ 800 V、Tj=150 ℃，纵轴 ID 0~1400 A、横轴 VDS_INT 0~1500 V：RBSOA 边界覆盖 200% 额定电流 × 额定电压。
6.9 二极管流过小电流窄脉冲时的 VDS 浪涌
Si FRD 中，导电时间短、电流小时漂移层内存储的少数载流子减少——恢复电流回落的 di/dt 增大，产生高浪涌电压（图 6-21(a)(b) 中黑线）。MOSFET 开通越快二极管浪涌电压越大，可能损坏元件并造成噪声——因此必须限制、放慢开通。相反，SiC SBD 不用少数载流子、恢复电流极小——小电流、短脉冲条件下也不会发生高浪涌电压（图中红线）。无须限制 MOSFET 开通速度，开关损耗得以降低。二极管短脉冲工作时 VDS 浪涌波形的对比见图 6-22。
见原 PDF 图 6-21（第 65 页）：VRM 浪涌特性——(a) IF vs 浪涌电压与 (b) IF 脉宽 vs 浪涌电压（二极管导通时间 1.5 µs；黑线=Si FRD 高浪涌，红线=SiC SBD 低浪涌）。 见原 PDF 图 6-22（第 65 页）：小电流短脉冲下恢复电流浪涌电压的对比——(a) Si IGBT + Si FRD（IF/VRM 波形，小电流处浪涌发生，标注 K）与 (b) SiC MOSFET + SiC SBD（浪涌极小）。
6.10 G 型功率模块
一般功率模块因体积大、内部结构原因寄生电感大；布线等的电感会经开关电流的高 dID/dt 产生浪涌电压——电感应尽量降低。ROHM 开发了内部电感尽可能小的 G 型功率模块；同时模块热阻（Rth）也得到改善，靠散热能力提升把允许电流提高一倍。图 6-23 给出外观与内部电感的粗略值：
见原 PDF 图 6-23（第 66 页）：功率模块的壳体型式——C 型（LS=25 nH，45.6×122×17 mm）、E 型（LS=13 nH，58×152×17 mm）、G 型（LS=10 nH，58×152×17 mm）。[译注：原图尺寸文字与序号 (a)(b)(c) 交错排印，按上文推断对应关系如上——「待核实」，以原 PDF 为准。]
图 6-24 给出 G 型与 E 型关断时 VDS 浪涌的对比结果：G 型内部电感小，同一驱动条件下浪涌电压的发生得到抑制；换个角度看，在产生相同浪涌电压的开关条件下工作（减小 G 型的外部栅电阻），损耗可比 E 型降低约 25%。
见原 PDF 图 6-24（第 66 页）：G 型与 E 型的 VDS 浪涌与开关损耗对比（*同一芯片装于各封装评估的结果）。
7. 模块评估板（原 PDF 第 67~69 页）
7.1 SiC 功率模块的驱动板
表 7-1：SiC 功率模块驱动板一览（全录）
| 被评估器件 | 外观设计 | 产品名 |
|---|---|---|
| BSM 系列，面向第 2 代，1200 V，E-/G 型 | 驱动板 | BSMGD2G12D24-EVK001 |
| BSM 系列，面向第 3 代，1200 V，E-/G 型 | 驱动板 | BSMGD3G12D24-EVK001 |
| BSM 系列，面向第 2/3 代，1200 V，C 型 | 驱动板 | BSMGD3C12D24-EVK001 |
| BSM 系列，面向第 2 代，1700 V，E 型 | 驱动板 | BSMGD2G17D24-EVK001 |
这些驱动板把驱动功率模块的基本功能——驱动用隔离电源、过流保护电路等——作为标准配置，只需准备一路控制电源即可驱动功率模块。详见 ROHM 官网 SiC 支持页（https://www.rohm.co.jp/power-device-support）。这些驱动板为短期评估开发，**不提供可靠性保证，也未保证充分的爬电距离等**——把驱动板的电路图与板层布局转移到你的板上时，务必自行验证可靠性。
7.2 浪涌电压的对策
SiC 模块开关速度快、处理电流大：模块内部或周边的走线电感（LLINE）可能造成浪涌电压（VSURGE = −LLINE × dID/dt）超过额定电压。抑制浪涌推荐与 Si 功率模块同样的如下对策（对策可能影响开关特性，须在实机上边看波形边调整）：
- 主电路（及缓冲电路）布线尽量粗而短，减小走线电感
- 把平滑电容的安装位置靠近 MOSFET，减小走线电感
- 加缓冲电路（snubber）
- 加大栅电阻降低 dID/dt
见原 PDF 图 7-1（第 68 页）：功率模块的缓冲电路——(a) C 缓冲电路与 (b) RC 缓冲电路。
图 7-2 给出有无 C 缓冲及电容种类造成的 VDS 波形差异：装上合适的陶瓷电容可减小浪涌电压与振铃。ROHM 还提供适合高速 SiC 模块评估的缓冲板（图 7-3），详情见 ROHM 官网 SiC 支持页。
见原 PDF 图 7-2（第 68 页）：有无缓冲电路的关断浪涌波形对比——Without snubber / With Film capacitor snubber / With MLCC snubber 三条曲线。 见原 PDF 图 7-3（第 69 页）：SiC 功率模块的缓冲板——(a) EVSM1D72J2-145MH26（C 型用）；(b) EVSM1D72J2-145MH16（E 型用）；(c) EVSM1D72J3-934MH93（1700 V 用）。
8. 可靠性（原 PDF 第 70~81 页）
SiC 功率器件用于产品寿命普遍较长的工业设备，须长期维持器件性能；且常在热应力与电应力都极大的环境中使用——必须按多种条件评估并保证性能在所需期间内维持（寿命设计）。理想是在与实际使用环境相同的应力条件下评估可靠性；但 10 年以上产品寿命无法按完全相同的条件评估，一般采用加速试验等替代方法——此时正确理解工作环境、相应设定含加速在内的条件很重要。本章讲解各器件须特别注意的可靠性项目。可靠性试验的一般项目遵循“JEITA Standard ED-4701”与“JEDEC Standard JESD22-A102”。
8.1 SiC SBD 的可靠性
8.1.1 dV/dt 失效与 dI/dt 失效：既有产品中确认过一种模式：施加大的 dV/dt 时 SiC SBD 的周边结构受损。ROHM 的 SBD 在迄今的调查中，即使以约 50 kV/µs 工作也未确认该失效模式。另外，Si FRD 中存在“dI/dt 大 → 恢复电流（Irr）增大 → 电流集中损坏器件”的模式；SiC SBD 恢复电流极小，可认为该模式几乎不会发生。
8.1.2 SiC SBD 可靠性试验结果：表 8-1（插入型）与表 8-2（SMD 型）分别给出可靠性试验结果。[译注：两表的数据行在原 PDF 中为图片表格，pdftotext 未提取——可确认的表结构为“(a) 寿命试验（Life test）+ (b) 应力试验（Stress test）”两部分，具体试验项目/条件/样本数见原 PDF 第 71~72 页，「待核实」。]共用说明照录：失效判定：按规格书规定的电学特性执行（可焊性试验的失效判定为焊料覆盖面积 ≥95%）；样本标准：[可靠度 90%][失效率（λ1）10%][C=0]，样本数按 MIL-STD-19500 指数分布一次抽样检验方案定为 22。
8.2 SiC MOSFET 的可靠性
SiC MOSFET 芯片结构比 SBD 复杂，可靠性试验须预设热、电、机械等多种外部应力；且实际工作条件下因素常常复合——在尽可能接近实际使用的条件下评估可靠性很重要。本章把 SiC MOSFET 的可靠性与经多年市场锤炼的 Si MOSFET 对比，讲解 SiC MOSFET 的潜力。
8.2.1 栅氧化膜：SiC 上形成的栅绝缘膜的可靠性曾被质疑多年。但通过栅氧化膜形成工艺的开发与器件结构的优化，ROHM 已达到与广泛使用的现有 Si MOSFET/IGBT 同等的品质。图 8-1 给出 CCS TDDB（恒流应力时变介质击穿）试验结果：该试验在栅氧化膜中强制通过隧道电流，以失效前通过单位面积的电荷量（品质指标 QBD）判定栅氧化膜品质——QBD 为 15~20 C/cm²，获得了与 Si MOSFET 同等的强度（图中同时标出 Si-FET 的水平线）。栅绝缘膜品质虽高，SiC 晶体中仍残留许多晶体缺陷，曾有因晶体缺陷导致初期失效的担忧——ROHM 采用独有的筛选技术，防止带初期失效的产品出货。基于 HTGB（高温栅偏置）试验（+22 V、150 ℃/175 ℃）的结果：合计 3 000 只以上器件确认 1 000 小时无失效、无特性变化；600 只以上器件确认 3 000 小时无问题。
见原 PDF 图 8-1（第 73 页）：CCS TDDB（24 mA/cm²）——DMOSFET 2.2 mm×2.4 mm、n=22 各、25 ℃ 与 150 ℃；纵轴 ln(−ln(1−F))，横轴 QBD (C/cm²) 0.01~100（对数），并标注 Si-FET 的水平线。
8.2.2 阈值稳定性（栅正偏）：以当前技术水平，SiC 上形成的栅绝缘膜界面存在陷阱；长时间直流施加正栅偏压，电子被陷阱俘获、阈值升高。但该阈值漂移非常小：VGS=+22 V、150 ℃、1 000 小时后约 0.2~0.3 V——业界最低水平。大部分陷阱在应力施加后几十小时内即被填满，此后阈值保持稳定不变。图 8-2 为第 2 代 SiC MOSFET 在 VGS=22 V 下的试验结果。
见原 PDF 图 8-2（第 74 页）：HTGB（VGS=+22 V、150 ℃）——纵轴 Vth 漂移 −0.5~1.5 V，横轴应力时间 0~1000 hrs：早期小幅上升后趋平。
8.2.3 阈值稳定性（栅负偏）：长时间直流施加负偏压，空穴也被俘获、阈值下降。第 2 代 SiC MOSFET 的阈值变化量比正偏大：VGS 达 −10 V 以下时阈值下降 0.5 V 以上，因此栅负偏保证电压设为 −6 V——不要使用超过保证电压的负偏压，否则阈值显著下降。图 8-3 为第 2 代 SiC MOSFET 的 VGS(th) 可靠性试验结果：VGS 在保证电压 −6 V 以内则变化最小。跨正负值的交流偏置下陷阱反复充放电，对阈值漂移的影响已知很小。相反，第 3 代 SiC MOSFET 采用沟槽栅，对直流负偏的耐受改善，即使 −10 V 直流阈值也几乎不降；但要注意：对交流栅偏置出现了下一节所述的新限制。
见原 PDF 图 8-3（第 74 页）：第 2 代 SiC MOSFET 的 VGS(th) 可靠性试验（栅负偏）——(a) HTGB（VGS=−6 V、150 ℃）：纵轴 Vth 漂移 −1.5~0.5 V、横轴 0~1000 hrs；(b) 1000 小时后 VGS(th) 漂移 vs 施加 VGS（−16~0 V）：标注“最大 Vgs 额定 −6 V”，−6 V 以内漂移最小（500 h 处约 −0.5 V 水平线）。
8.2.4 阈值稳定性（第 3 代 MOSFET）：如 5.5 节所述，第 3 代 SiC MOSFET 的栅额定比第 2 代窄。若在负偏大于额定电压（−4 V）的状态下做交流栅驱动，会出现阈值（VGS(th)）逐渐升高的现象。在 VG_P=22 V、VG_N=−4 V~−10 V、300 kHz（占空比 50%）脉冲条件下：−4 V 负偏无问题，−6 V~−10 V 负偏下 VGS(th) 突然升高。阈值是否变化几乎不受占空比与正压幅度影响，只由负偏大小（是否超过 −4 V）决定；在允许阈值变化的条件下（−6~−10 V），变化速度取决于正负偏置的次数——开关频率越高变化越早。阈值升高显著时，已知 RDS(on) 也增大；开关损耗方面 Eon 趋于增大、Eoff 趋于减小——总开关损耗变化不显著，但开/关损耗之比改变，须注意。若变化波及导通损耗或开关损耗，可能出现发热增大、最坏情况器件损坏——强烈建议始终在含浪涌在内的额定值以内使用。为此的对策见 5.9 节与应用笔记《Gate-Source Voltage Surge Suppression Methods》[2]。
8.2.5 短路耐量：SiC MOSFET 与 Si 器件相比芯片面积小、电流密度高——因此作为热失效模式的短路耐受趋于低于 Si 器件。1 200 V 第 2 代 MOSFET（TO-247 封装）在 VDD=700 V、VGS=18 V 下具有 10 µs 以上的短路耐受时间、裕量充分；栅压降低则饱和电流减小、发热量减少、耐受时间延长；电源电压低时发热减少、耐受时间同样延长——因此 650 V 产品的耐受时间比 1 200 V 产品更长。第 3 代 MOSFET 因作为 FOM 的 RonA 小得多，短路时间进一步缩短；但 1 200 V 与 650 V 产品都保证了 5 µs 以上（典型值）的短路耐量。不过，分立 SiC MOSFET 的短路耐量未做基于实测的绝对保证。ROHM 内置隔离功能的栅驱动器 IC 在检测到过流后约 2 µs 内即可封锁，并带软关断（soft turn OFF）等功能（详情见各型号 datasheet）。SiC MOSFET 关断所需时间极短——若 VGS 封锁速度过快，突变的 dI/dt 可能造成高浪涌电压；使用软关断等让栅电压缓降的功能，以不施加过电压的状态封锁。
8.2.6 dV/dt 失效：Si MOSFET 中存在一种模式：高 dV/dt 下瞬态电流流过电容 CDS、寄生双极晶体管工作导致器件损坏。SiC MOSFET 中寄生双极晶体管的放大系数（hFE）小，可认为不会发生电流放大——迄今的调查中即使以约 50 kV/µs 工作也未确认该失效模式。此外体二极管恢复期间，SiC MOSFET 恢复电流极小、恢复期 dI/dt 小——dV/dt 不会增大，该失效模式可认为几乎不会发生。
8.2.7 宇宙射线中子引起的单粒子效应：宇宙射线中子或偶尔落到地表的重离子碰撞造成的损坏（SEB：单粒子烧毁，Single Event Burnout）被认为是高耐压功率器件偶发失效的主要原因。高海拔处中子密度可达海平面的 10 倍以上——问题尤其突出；且功率模块等使用多枚大芯片时整套的偶发失效率趋于增大，因此须选失效率尽可能低的元件。图 8-4 给出 1 200 V 第 3 代 SiC MOSFET 与一般 Si IGBT 在模拟大气谱的中子辐照试验中、改变外加 VDS 的结果（每点约 n=10）：失效率强烈依赖外加电压——IGBT 需把额定击穿电压（1 200 V）降额到约 60%（720 V）才能以低失效率工作；相反 SiC MOSFET 的失效率比 Si IGBT 低 4 个数量级以上，VDS=1 200 V（额定击穿电压的 100%）下失效率仍为 1 FIT 以下。原因包括：SiC 芯片比 Si 器件小、与中子碰撞概率低；实际击穿电压高、裕量充分等。在高海拔使用或整套使用多只器件时，SiC 无须明显电压降额即可把宇宙射线引起的偶发失效风险无限压低。
见原 PDF 图 8-4（第 76 页）：SiC MOSFET（第 3 代）与 IGBT 的宇宙射线失效率对比——SCT3040KL vs IGBT A/IGBT B，纵轴海平面失效率 [FIT] 0.01~100 000（对数）、横轴外加漏源电压 600~1600 V：IGBT 曲线随电压陡升，SCT3040KL 全区间在 1 FIT 以下。
8.2.8 静电放电额定：SiC MOSFET 的特点是芯片可比 Si 产品小型化——但静电放电额定随之降低，须采取充分的防静电对策、小心操作。防静电对策示例：用离子风机去除人体、设备、工作环境的静电（推荐）；用手环+接地去除人体与工作环境的静电（若无其他对策则不够——该措施对设备带电无效）。
8.2.9 功率循环的注意事项：MOSFET 在几 ms~几秒内反复开关时，即使壳温（Tc）看似恒定，内部芯片结温（Tj）也可能以一定幅度（∆Tj）变化。这种短周期产生的 ∆Tj 经源极键合线与 SiC 芯片线膨胀系数之差对键合面施加热应力；∆Tj 循环次数超过某值后界面开裂、键合强度下降（图 8-5），最终源极线脱落或键合面接触电阻增大导致 RDS(on) 增大——发热增大导致功率器件损坏。源极线功率循环额定方面，寿命随 ∆Tj 增大呈指数缩短；要保证 10 年以上产品寿命，须在设计阶段设法充分降低 ∆Tj（调整驱动条件、选低 RDS(on) 元件）并做好冷却设计。可靠性试验一般项目中，温度循环（TCY）与间歇导通（IOL）是几分钟~几小时的壳温摆动（∆Tc）使 SiC 芯片背面焊料开裂——应与 ∆Tj 引起键合线脱落的功率循环（PCY）作为其他失效模式区分。
见原 PDF 图 8-5（第 77 页）：∆Tj 功率循环的失效模式——Mold resin/Source wire/Chip/Solder/Cu Flame 剖面与 Source wire Crack 放大。
8.2.10 SiC MOSFET 的可靠性试验结果：表 8-3 给出（插入型）可靠性试验结果。[译注：本表数据行在原 PDF 中为图片表格，pdftotext 未提取——表题为“插入型可靠性试验结果”，结构与共用说明同 8.1.2（寿命试验 + 应力试验、失效判定、样本标准 n=22），具体项目见原 PDF 第 78 页，「待核实」。]
8.3 SiC 功率模块的可靠性
SiC 功率模块比分立产品处理功率更大、外形尺寸更大——除热应力与电应力外还易受机械应力。为判断器件预期寿命内能否维持所需性能，可靠性设计尤其重要。功率模块的磨损失效模式包括：基板焊料开裂、芯片焊料开裂、键合线脱落（lift off、根部裂纹 heel crack）、芯片金属化劣化等——通常以功率循环等项目的综合评估确认其能力。
8.3.1 功率循环：一般功率模块结构中，工作时芯片温度变化会因铝键合线与 SiC 芯片线膨胀系数之差产生的应力使键合面开裂；裂纹扩展最终以脱落模式失效。实际应用运转中，模块壳温（Tc）以较长周期平缓变化，而结温（Tj）可能以更短的时间周期陡变（图 8-6）：短时间周期的主因包括设备的加减速动作、以及电路拓扑工作本身持续产生的循环；长时间周期由设备启停等因素造成。须从系统设计阶段就仔细考量这些功率循环寿命——电路拓扑产生的短时间周期尤须注意，循环次数会急速增加。图 8-7 为一般功率循环寿命曲线：图中画出的是平均 Tj 100 ℃ 下失效率达 1% 的循环数——∆Tj 增大则功率循环寿命指数缩短。
见原 PDF 图 8-6（第 79 页）：功率循环工作模式——温度 vs 时间：Tj 短周期陡变（设备加减速、电路拓扑等）叠加在 Tc 长周期缓变（设备启停等）之上。[译注：图内日文「短時間サイクル／長時間サイクル」已译入括注。] 见原 PDF 图 8-7（第 80 页）：功率循环寿命曲线——纵轴失效循环数 1.0E+04~1.0E+07（对数）、横轴 ∆Tj 10~1000 K：Tm=100 ℃、F(t)=1%。
8.3.2 HV-H3TRB（高压高湿高温反偏）：HV-H3TRB（高温高湿偏置试验）评估功率器件在高温高湿环境使用的耐久性，是判断器件能否在高湿高温地区户外使用等严苛环境中长期耐受的指标之一。一般壳式功率模块内部用吸湿性硅凝胶作芯片绝缘材料——凝胶吸湿后芯片不再耐受高电压，漏电流增大、发生介质击穿等失效。ROHM 的 1 700 V 耐压 SiC 模块采用新涂层材料与新加工方法保护芯片免受湿气侵入，通过了 HV-H3TRB：在高温高湿环境（85 ℃/85%）施加 VDS=1 360 V 的试验中，IGBT 模块 200 小时内即发生介质击穿，SiC 模块（BSM250D17P2E004）1 000 小时以上无失效——展示其高可靠性（图 8-8）。
见原 PDF 图 8-8（第 80 页）：HV-H3TRB 试验结果——高温高湿偏置试验中漏电流的变化：General product (IGBT Modules) 漏电流爬升，SiC 模块在 85 ℃/85% 高温高湿环境 1 000 小时以上使用无失效、可靠性得到保证。
8.3.3 SiC 功率模块的可靠性试验结果：表 8-4 给出 SiC 功率模块的可靠性试验结果（全录；[译注：表头为原文日英双语，已合并译出]）。
表 8-4：SiC 功率模块可靠性试验结果（(a) 寿命试验）
| 试验项目 | 试验方法/标准 | 试验条件 | 试验时间 | 样本数 n(pcs) | 不良数 pn |
|---|---|---|---|---|---|
| ∆Tj 功率循环 | EIAJ ED-4701/100-106 | ∆Tj=100 ℃±5 ℃、Tj≤150 ℃、Ta=25±5 ℃ | 15000 cyc | 5 | 0 |
| ∆Tc 功率循环 | EIAJ ED-4701/100-106 | ∆Tc=50 ℃±5 ℃、Tj≤150 ℃、Ta=25±5 ℃ | 5000 cyc | 5 | 0 |
| 温度循环 | EIAJ ED-4701/100-105 | −40 ℃(60min)～RT(30min)～125 ℃(60min)～RT(30min) | 100 cyc | 5 | 0 |
| 耐湿试验 | EIAJ ED-4701/100-103 | 85 ℃/85% | 1000 h | 5 | 0 |
| 高温保存 | EIAJ ED-4701/100-201 | Ta=150 ℃ | 1000 h | 5 | 0 |
| 低温保存 | EIAJ ED-4701/100-202 | Ta=−40 ℃ | 1000 h | 5 | 0 |
| 高温栅偏置(+) | JESD22-A108 | Vgs=22 V、Ta=150 ℃ | 1000 h | 5 | 0 |
| 高温栅偏置(−) | JESD22-A108 | Vgs=−6 V、Ta=150 ℃ | 1000 h | 5 | 0 |
| 高温反偏 | EIAJ ED-4701/100 | Vds=960 V、Vgs=0 V、Ta=150 ℃ | 1000 h | 5 | 0 |
（(b) 应力试验）
| 试验项目 | 试验方法/标准 | 试验条件 | 试验时间 | 样本数 n(pcs) | 不良数 pn |
|---|---|---|---|---|---|
| 振动 | EIAJ ED-4701/400-403 condition B，X/Y/Z 各轴 | 10~500 Hz/15 min、100 m/s² | 6 h（每方向 2 h） | 5 | 0 |
| 冲击 | EIAJ ED-4701/400-404 condition B，X/Y/Z 各轴 | 5000 m/s²、脉宽 1 ms | 每方向 3 次 | 5 | 0 |
| 热冲击 | EIAJ ED-4701/300-307 condition A | 0(+5/−0) ℃ (5 min)～100(+0/−5) ℃ (5 min) | 10 cyc | 5 | 0 |
| 端子强度（拉伸） | EIAJ ED-4701/401-Ⅰ | 拉力 40 N（主端子）、20 N（信号端子） | 10 s | 5 | 0 |
| 紧固扭矩强度 | EIAJ ED-4701/402-Ⅱ | 3.5 N·m（M5） | 10 s | 5 | 0 |
※ 失效判定：按规格书规定的电学特性执行。
9. 型号命名规则（原 PDF 第 82~84 页）
9.1 SiC SBD（分立产品）
S C S 2 1 0 A G H R：(1) S=SiC；(2) C=SBD；(3) S=代际；(4) 电流（05→5 A、20→20 A）；(5) 电压（A→600 V/650 V、K→1200 V）；(6) 封装（D→TO-252-2DL、E→TO-247、E2→TO-247 含 2 单元、L→TO-247N、L2→TO-247N 含 2 单元、G→TO-220AC-2L、H→TO-220ACP（无卤）、P→TO-220ACP、J→TO-263AB（LPTL）、M→TO-220MF-2L、Y→TO268-2L、Z→TO-220FM、Z2→TO-220FM 含 2 单元）；(7) 车规兼容（空白→标准品、HR→AEC-Q101 兼容品）。
9.2 SiC MOSFET（分立产品）
S C T 2 0 8 0 K E H R：(1) S=SiC；(2) 类型（T→MOSFET、H→MOSFET + SBD 组合）；(3) 代际；(4) 导通电阻值（mΩ）（080→typ. 80 mΩ、160→typ. 160 mΩ）；(5) 电压（A→600 V/650 V、K→1200 V、N→1700 V）；(6) 封装（E→TO-247、L→TO-247N、R→TO-247-4L、Y→TO-268-2L、F→TO-220AB、Z→TO-3PFM、W→TO-263-7L、X→TO-220FM）；(7) 车规兼容（空白→标准品、HR→AEC-Q101 兼容品）。
9.3 SiC 功率模块
B S M 1 2 0 D 1 2 P 2 C 0 0 5：(1) BSM=SiC 功率模块；(2) 电流（A）；[译注：原文 (2) 处排版串入了 (2) 类型的“T→MOSFET、H→MOSFET + SBD combined”图例，按列位该图例属 9.2 的类型位；(2) 此处应为电流（例 120→120 A），以原 PDF 为准]；(3) 电路结构（D→2 in 1（半桥）、C→chopper）；(4) 电压（12→1200 V、17→1700 V）；(5) 器件代际（P2→第 2 代、P3→第 3 代）；(6) 壳体型式（C→C 型、G→G 型、E→E 型）；(7) 序号。
9.4 SiC SBD（芯片产品）
S 6 2 0 1：(1) S=SiC；(2) 6=SBD；(3) 代际与击穿电压（2→第 2 代 600 V/650 V、3→第 2 代 1200 V、4→第 2 代 1700 V、5→第 3 代 650 V/1200 V）；(4) 序号。
9.5 SiC MOSFET（芯片产品）
S 4 1 0 1：(1) S=SiC；(2) MOSFET 与代际（2→第 2 代、4→第 3 代、第 4 代）；(3) 击穿电压（2→第 2 代 650 V、3→第 2 代 1200 V、4→第 2 代 1700 V、0→第 3 代 650 V、1→第 3 代 1200 V、5→第 4 代 750 V、6→第 4 代 1200 V）；(4) 序号。
10. 应用电路示例（原 PDF 第 85~88 页）
| 电路 | SiC 化收益（原文要点全录） |
|---|---|
| 10.1 PFC 电路 / boost chopper | 恢复电流减小改善效率、降噪；二极管 Err 与开关侧 Eon 减小实现高频驱动 → 无源元件小型化。*CrM（临界模式）PFC 中恢复不影响损耗，预期效果不大（原文注） |
| 10.2 Buck chopper | Eoff 减小改善效率、冷却结构简化；高频驱动实现无源元件小型化 |
| 10.3 Buck-boost chopper | Eon 与 Err 减小改善效率、冷却结构简化；高频驱动实现无源元件小型化 |
| 10.4 图腾柱 PFC | Err 与 Eon 减小改善效率；高频驱动实现无源元件小型化 |
| 10.5 反激变换器 | 导通损耗减小改善效率、冷却结构简化 |
| 10.6 DC/DC 变换器（软开关型） | Eoff 减小改善效率、冷却结构简化；Eoff 减小实现高频驱动 → 变压器小型化；谐振型脱谐（off resonance）工作时的损坏保护 |
| 10.7 功率调节器逆变器 | Eoff、Err、Eon 与导通损耗减小改善效率，轻载导通损耗减小（可售电量增加）；冷却结构简化与小型化 |
| 10.8 IH 逆变器 | 频率提高扩大加工对象范围；Eoff 与 Err 减小改善效率、冷却结构简化 |
| 10.9 电机驱动 | Eoff、Err、Eon 与轻载导通损耗减小改善效率，冷却结构简化 |
| 10.10 继电器 | 导通电阻减小、贴装小型化；相对机械继电器可靠性提高 |
（各节原图为应用电路图，pdftotext 不含图形细节，电路拓扑按节题对应标准 Boost/Buck/Buck-boost/图腾柱 PFC/反激/软开关 DC-DC/逆变等常规画法——以原 PDF 第 85~88 页图为准。）
参考文献（References，原 PDF 第 88 页，全译）
- *1《Gate-source voltage behavior in a bridge configuration》（桥式结构中的栅源电压行为），应用笔记 No. 60AN135E Rev.002，ROHM Co., Ltd.，2020 年 4 月。
- *2《Gate-Source Voltage Surge Suppression Methods》（栅源电压浪涌抑制方法），应用笔记 No. 62AN010E Rev.002，ROHM Co., Ltd.，2020 年 4 月。
- *3《Snubber circuit design methods》（缓冲电路设计方法），应用笔记 No. 62AN037E Rev.002，ROHM Co., Ltd.，2020 年 4 月。
- *4《Improvement of switching loss by driver source》（用驱动源极改善开关损耗），应用笔记 No. 62AN040E Rev.002，ROHM Co., Ltd.，2020 年 4 月。
- *5《Optimized heat sink assembly method for effective heat dissipation》（高效散热的最优散热器装配方法），应用笔记 No. 62AN126J Rev.001，ROHM Co., Ltd.，2019 年 12 月。
- *6《Self-turn-on countermeasure by using active miller clamp》（用有源米勒钳位的误开通对策），应用笔记 No. 63AN041J Rev.001，ROHM Co., Ltd.，2020 年 7 月。
（原文另载 Notes 免责声明 13 条：信息可能变更不另行通知；使用前联系销售核对最新规格；半导体因多种因素可能损坏或误动作，须遵守降额特性、冗余与防火设计、备份与失效安全措施，超出额定使用 ROHM 不担责；应用电路等仅为说明标准用法，量产设计须考虑周边条件；技术信息仅为典型功能示例、不授予知识产权许可；本产品非耐辐射设计；交通设备、一次通信设备、信号灯、消防安防、医疗系统、服务器、太阳能、输电系统等高可靠用途须咨询 ROHM；航空航天、核能控制、海底中继器等超高可靠用途禁用；不遵守推荐使用条件与规格造成的损害 ROHM 不担责；ROHM 已尽合理注意但不保证信息无误；须按 RoHS 等环境法规使用；向他国提供本产品与技术须遵守美国出口管理条例、外汇及外国贸易法等；未经许可不得转载全部或部分。——条款示意照录，以原 PDF 为准。）
译者附注（全库视角）
- 材料核算与耐压档位（表 1-1 + §1.2/§3.2）：SiC 击穿场强 10×Si、禁带 3×Si（3.26 eV）、热导率 4.9 W/cm·℃（Si 的 3 倍）→ 同耐压漂移层电阻理论 1/300；落地数字——900 V 下 SiC 芯片为 Si MOSFET 的 1/100、超结的 1/10；1700 V 下 RonA 为 Si MOSFET 的 1/200。这就是“SiC 占据 900 V~3.3 kV、超结止步 900 V”的物理出处，也是 README 里 SiC/GaN/SJ 分界的硬数字。
- 栅驱动三条铁律（§3.4/§5.5/表 5-2）：①推荐 +18 V/0 V 驱动，VGS≤13 V 时 Ron 温度系数反号（并联热失控风险）；②栅压额定逐代收窄——2 代 −6~+22 V（浪涌 −10~+26 V）、3 代 −4~+22 V（浪涌 −4~+26 V、推荐关断 0 V），负压关断只剩 2 代可用；③内部栅电阻高（1200 V/80 mΩ：2 代 6.3 Ω → 3 代 12 Ω）→ RG_EXT 要压到几 Ω、同时按浪涌约束回加（对照 00_SiC栅驱动设计全译.md §4.7“栅电阻太小的代价”）。
- 与 IGBT 的损耗核算（§3.7/3.8/6.6）：分立 DPT——Eon 498.4→331 µJ（−34%）、Eoff 890.2→109 µJ（−88%）；模块对比——总开关损耗 −85%、可上 50 kHz+、IGBT 模块高频下电流要降额一半。库内 kW 级图腾柱（NCP1681）快桥臂“SiC/GaN 二选一”的另一条腿就是这套数字（00_总览：CCM 无反向恢复豁免权，SiC SBD/体二极管恢复损耗 ≈0 是 Err≈0 的来源）。
- 可靠性三件最值（§8.2）：QBD 15~20 C/cm²（达 Si MOSFET 水平）；Vth 漂移 +22 V/150 ℃/1000 h 仅 0.2~0.3 V（业界最低）；宇宙射线失效率比 Si IGBT 低 4 个数量级、1200 V 满压下 ≤1 FIT（IGBT 要降额到 60% = 720 V）。高海拔/光伏/模块多芯片场景选 SiC 的定量理由。短路耐量注意：2 代 10 µs@700 V/18 V、3 代仅 5 µs（typ）——驱动封锁须配软关断（~2 µs 内封锁 + 缓降栅压）。
- OCR/转写存疑点汇总：①表 3-1、表 8-1/8-2/8-3 数据行为原 PDF 图片表格、文本未提取（正文已逐处标注，禁止凭记忆回填数值）；②式 (5) 编号在 6.3 与 6.8 重复（原文按章编号）；③图 6-23 三种壳型的尺寸-序号对应关系按上文推断，「待核实」；④图 5-15(e) 标注“Vg1 is 5 ns slower than that of Q1”直译照录；⑤§9.3 模块命名 (2) 位串入了 9.2 的类型图例（原文排版串行）；⑥图 6-1 尺寸转写不全（按 6.10 C 型 45.6×122×17 mm 互证）；⑦原文参考文献编号与 2023 版栅驱动指南（00_SiC栅驱动设计全译.md）所引 *1/*2 文档号不同（60AN135E vs 60AN134J、62AN010E vs 62AN009J）——系英/日文版不同编号，非笔误；⑧原 PDF 封底版权行印“© 2016 ROHM”与封面“© 2020”并存（照录）。
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