XDPS21071 — 01 引脚功能与关键规格

对标 TI 手册“Pin Configuration and Functions + Specifications”两章。依据 DS §1（表 1）、§5（表 8）、§6（表 9~20）与 DG §5。“本库推导”标记的内容为分析推断，其余数值均出自 DS/DG 原文。

本篇总结

1. 12 脚里真正的“角色脚”只有 4 个：HV（身兼四职）、GD1（FFR 的核心机制）、ZCD（一脚两用：零交叉 + 输出电压数字采样）、MFIO（环路入口）；CS/GD0/VCC/GND 是标准电流模式控制器配置，GPIO 是平时沉睡的产线配置口。
2. 引脚命名带着“数字芯片”气质：所有模拟脚电压都限制在 3.6 V 以内（AMR 表），靠外部分压/串联电阻把高压世界缩到 3 V 门口——每个脚的第一设计动作都是“算分压/限流电阻”。
3. 表 8 的 24 个可配置参数不是花瓶：频率律角点、突发门限、ZVS 脉宽系数、保护模式全在里面，OVP 反应模式、过载保护开关都能改——同一颗硅可以配置成完全不同性格的产品。
4. 两处原文排印笔误要先知道：表 1 中 GD1 类型印作 “I”、GND 印作 “O”，以功能文字为准（GD1 是输出、GND 是地）。
5. 本篇按“内部电路→为什么需要→外围怎么接→怎么算→坏了会怎样”五层展开每一脚，最后给 24 参数配置解读与 18 行“参数→设计含义”速查。

1. 引脚总表（DS 表 1，PG-DSO-12-20）

2. 逐脚详解

2.1 ZCD（脚 1）— 一根线干两份活的“采样电阻”

• 内部电路结构（DS 图 3/图 14）：三套电路复用一个脚——①零交叉比较器（阈值 V_ZCDTHR=35 mV，去抖 150 ns，传播延迟 40 ns typ）；②负压钳位（−V_ZCDclp=180 mV，主管导通期间辅助绕组负压被钳住）；③输出电压采样通路：ZCD 电压先减 1.2 V 偏置、再放大 1.5 倍送入 8 位 ADC（量程 1.2~2.8 V→数字量 0~255）。振铃抑制 t_ZCDRS=1.91 µs 内零交叉事件一律忽略。
• 为什么需要：DCM 反激的退磁点 = 漏极振荡谷底的“发令枪”（QR 与 FFR 都靠它）；而辅助绕组正电平又线性携带输出电压（式 1）——数字控制器顺手把它采下来，就消除了次级侧反馈 OVP 专线，这就是“初级侧 OVP”的物理基础。
• 外围怎么接：辅助绕组 → R_ZCDH（上分压）→ ZCD 脚 → R_ZCDL（下分压到地）；R_ZCDL 上可并 ~10 pF 滤噪（DG §5.2.1）。45 W 设计：R_ZCDH=39 kΩ、R_ZCDL=5.6 kΩ、N_aux=N_sec=2。
• 器件怎么算：退磁期 ZCD 电压 = (N_aux/N_sec)·(R_L/(R_H+R_L))·V_out（DG 式 9）；导通期钳位电流 i_zcd = (−0.2 V + (N_aux/N_p)·V_bulk)/R_H ≤ 4 mA（DG 式 10 数值口径；DS 工作范围给 I_ZCD ≥ −1.5 mA、AMR 持续钳位 3.5 mA）。代入 45 W 板：导通期 (2/14)×374 V=53.4 V → 53.4/39 k=1.37 mA，余量约 3 倍。
• 开路/短路/接错会怎样：开路→无零交叉→IC 永不开通（IC 只在检测到零交叉后才允许开通）；采样链失效→初级 OVP 失效 + Vcs offset 乱套（输出电压被误判为最低→限流被最大扣减）。分压比错→要么 OVP 阈值漂移、要么 Vzcd 超出 1.2~2.8 V 量程被 ADC 直接忽略（饱和于 0/255）。

2.2 MFIO（脚 2）— 环路的唯一“油门”

• 内部电路结构：11 kΩ 上拉到 3.3 V（V_MFIOOC=3.3 V）；一排比较器把误差电压切成模式决策——开环检测 C2（2.41 V）、频率律设定点 B/C/D（1.821/1.01/0.408 V）、突发四阈值（BMEX 2.02 V / BMWK 1.60 V / BMPA 1.366 V / BMEN 三档 LUT）。
• 为什么需要：次级侧 CC/CV 控制器经光耦拉低 MFIO；MFIO 电压同时决定开关频率与峰值电流指令（图 23 频率律）——这是“一个误差量同时调度 f 和 Ipk”的多模式控制核心。
• 外围怎么接：光耦集电极开路输出直接接脚；上拉已在片内（R_MFIOPU=11 kΩ），外部一般不再加上拉。
• 器件怎么算（静态工作点，本库核算）：V_MFIO=3.3 V−I_光耦×11 kΩ，反推整条负载行程所需的光耦灌电流：A 点 2.42 V→80 µA、B 点 1.821 V→134 µA、C 点 1.01 V→208 µA、D 点 0.408 V→263 µA。满量程只需 80~263 µA 的光耦电流——这正是表 12 测试条件 I_MFIO=−280 µA 的来历（D 点取整），CTR 与次级控制器驱动能力按此校核即可，远比传统 1 mA 级环路省电。
• 开路/短路会怎样：光耦失效（开路/LED 老化）→ MFIO 被内部上拉抬过 2.41 V 持续 31.3 ms → 开环保护自动重启——这正是开环保护的设计意图。轻微短路到地→被误判为极轻载进突发，输出电压失稳。

2.3 GPIO（脚 3）— 平时沉睡的配置口

• 内部电路结构：3.3 V 开路电压、推挽 ±2 mA、上升/下降 ≤50 ns @20 pF；逻辑阈值 1.0/2.0 V；低电平上拉电流 30~90 µA。UART 使能窗口=上电到 VCC Brown-in 之间；Brown-in 后自动切弱下拉、禁用 UART（发软命令可保持在线，§4.2.13）。
• 为什么这样设计：正常运行时一个暴露的数字口是 EMI 与误触发的入口——“用完即锁”是数字电源对比模拟芯片的独特奢侈：配置存在 OTP 里，端口可以永久关闭。
• 外围怎么接：量产态一般开路或留测试点；调试态接 dpIFGen2 的 VCC/UART/GND 三线（DG §8）。
• 坏了会怎样：无陷阱即无险；但产线若错过 Brown-in 前的窗口，配置写入会被静默拒绝——见 04 陷阱 8。

2.4 CS（脚 4）— 三重复用的安全输入

• 内部电路结构：内部 10 kΩ+1 pF 滤波 + 数字前沿消隐 t_CSLEB=269 ns（OCP1 通路）；OCP2 比较器（0.8 V，消隐 616.2 ns 正常运行 / 1.001 µs 启动期）；OCP1 比较器最小脉宽 35 ns；自动重启输入检测（外部过温信号等，阈值 0.5~0.8 V，持续 >200 µs〔表 6；正文写 10 ms，两处不一致，验证按 200 µs 考核〕）。
• 为什么需要两级 OCP：OCP1 是“逐周期限流”（正常控制的一部分）；OCP2 是“绕组短路/次级二极管短路”这类斜率极陡的灾难——此时峰值控制因传播延迟（130 ns typ）根本来不及逐周期限制，必须有一个更高更快断的门槛直接进自动重启。
• 外围怎么接：分流电阻 R_CS 一端接 MOSFET 源极/母线地，经串联电阻接 CS 脚（Kelvin 走线）。
• 器件怎么算：R_CS 由最大限流倒推——DG 方法：R_CS = (V_CSmax − PDC 校正 − 斜率下垂)/Ipk = (594−40−89) mV/2.08 A ≈ 0.23 Ω，实选 0.25 Ω（详见 03 步骤 3）。
• 接错会怎样：消隐窗没盖住开通尖峰→重载误限流（表现：满载掉电流/电压跌）；R_CS 偏大→带不满载；偏小→变压器逼近饱和（V_CSmaxLL(max)=594 mV 决定最大饱和电流，DS §4.3.6 明说）。
• t_PD 预算表（本库汇总）：OCP1 挂“传播延迟”是有成分明细的——

PDC_FACTOR 就是按这张预算表标定的——换了驱动强度或加了 CS 滤波，t_PD 变了，PDC_FACTOR 要跟着改。

2.5 HV（脚 5~8）— 一组脚四件事

• 内部电路结构：耗尽型启动单元（600 V 耐压）+ 电流采样电阻 R_M。四脚并联是电流与热的分摊：启动充电电流最大 10 mA（AMR），单脚不够就并联。
• 四件事：①冷启动给 VCC 电容充电（i_hv=(V_Bulk−V_CC)/R_HV，随线电压变）；②Brown-in 判定（I_HV>I_HVBI=1.156 mA，无消隐）与 Brown-out（I_HV<I_HVBO=0.443 mA 持续 1.09 ms/软启动期 5.27 ms）；③PDC 的母线电压实时输入（DS 式 8 双点线性插值）；④FFR 的 ZVS 脉宽自适应（DS 式 10）。
• 外围怎么接：R_HV（100~102 kΩ，DG 用 100 kΩ、DS §4.2.12 用 102 kΩ 口径）接母线电容正端。
• 器件怎么算：换算成电压——Brown-in ≈ 1.156 mA×(100 k+1.49 k 内阻)=117.3 V DC；Brown-out ≈ 0.443 mA×(100 k+0.99 k)=44.7 V DC（DG §5.1）。注意这两个门槛是电流门槛，R_HV 就是它们的“标尺”：R_HV 偏大→同样母线电压下 I_HV 偏小→Brown-in 电压门槛上移（正常市电判不进、启动不了）；R_HV 偏小→门槛下移（母线未稳即判入）且充电电流 i_hv=(V_Bulk−V_CC)/R_HV 增大、逼近 AMR 的 10 mA。两个方向都错，R_HV 没有自由度。
• 启动时间核算：t_delay=C_VCC·V_VCCon/(i_hv−I_lk)，I_lk≈30 µA（DG §5.1）。C_VCC=10 µF（本库假设）时：高线 375 V→约 55 ms、117 V 门槛处→约 180 ms——C_VCC 每加大一倍，启动时间同比例加长，与“快启动”的产品定位直接挂钩。
• 坏了会怎样：R_HV 开路→永远 Brown-in 失败 + 无启动电流（IC 假死但不出错，最难查的一类）；漏焊一只并联脚→单脚过流发热（本库推断，手册未给单脚降额）。

2.6 GD1（脚 9）— FFR 的核心机制，普通反激没有的脚

• 内部电路结构：与 GD0 同型的受控电流源输出级——开通由内部受控源以 118 mA（100~136 mA）恒流给栅充电，高电平钳位 10.5 V；关断经外部 R_GD 由 ≤6.5 Ω 的内部开关管灌电流（峰值 ≥500 mA）。
• 为什么需要：FFR 的负磁化注入要一个独立、脉宽精确到几十 ns 的驱动（t_GD1on 随母线 83→305 ns 自适应）——普通 PWM 控制器没有第二个驱动，这就是 XDPS21071 与它们的分水岭。
• 外围怎么接：GD1 → 小 MOSFET Q1（45 W 设计选 BSL606SN，应力仅 374/14+10=36.7 V）栅极；Q1 串在 ZVS 绕组（N_p:N_ZVS=14:1）回路里，绕组另一端接 ZVS 电容。
• 器件怎么算：GDx 脚最小容性负载 1.5 nF（R_GDx=10 Ω 串联时，DS 表 11/图 36）——选管先查 Ciss，不足就并 G-S 电容，否则受控电流源的内部环路可能振铃（DS §9.1 明说）。Q1 选大点没坏处：它只搬运数十 ns 的低能量脉冲（脉冲电流峰值 i_zvs_pk≈0.23 A，见 02 式 14 代入）。
• 驱动负载核算（本库）：按最小 1.5 nF 负载、每周期一脉冲计，GD1 平均电流≈C·V·f=1.5 n×10.5 V×139.4 k≈2.2 mA——远低于 AMR 的 20 mA avg，脉宽只有几百 ns，RMS 更是微不足道；GD1 驱动“又快又省”正是因为它按脉冲而不是按电平工作。
• 接错会怎样：ZVS 绕组极性反→注入正磁化，漏极电压不降反升，ZVS 全失效；GD1 空载→违反最小容性负载，栅波形振铃甚至损伤输出级（推断）；Q1 击穿短路→ZVS 绕组被持续短接，变压器异常发热。

2.7 GD0（脚 10）— 主驱动，但开通方式与众不同

• 内部电路结构：同 GD1，源电流默认 −I_GD0HPKSRC=35 mA（30~41 mA），可配置为 I_GD0_drive=31 mA（表 8）；高电平 10.5 V；灌电流由外部 R_GD0 限流（DG 建议 ≤10 Ω）；未供电时有主动下拉 APD（≤1.6 V @5 mA）+ 600 kΩ 永久下拉，防栅悬空。
• 为什么“恒流开通”：开通速度由 I_GDxHPKSRC 与 C_GS 决定（图 22）——恒流源让开通斜率与 VCC 波动解耦，Miller 平台高度可预测，这正是数字 ZVS 时序需要的确定性。
• 器件怎么算：外部 R_GD0 只管关断：关断斜率由 R_GD0、R_GDxLSNK、C_GS/C_GD 与 V_D 共同决定，按“关断损耗 vs 速度”折中调（DG §5.3）。
• 接错会怎样：R_GD0 过大→关断拖尾、容性开通损耗回升（ZVS 白做）；过小→关断 dv/dt 太陡，EMI 恶化。
• 断电防悬空（APD+永久下拉，本库解读）：APD ≤1.6 V @5 mA 的主动下拉 + 600 kΩ 永久下拉，保证 IC 未供电/未使能时栅极不悬空——板级调试与产线上电瞬间，MOSFET 不会被栅极残存电荷误导通（炸机高发环节之一，业界经验）。

2.8 VCC（脚 11）+ 2.9 GND（脚 12）

• VCC 三个关键数：开启 20.5 V（19~21.5）／关断 7.2 V（6.84~7.56，Brown-out 后抬到 9.6 V）／Brown-in 9.1 V。应用约束：实际施加必须 <19 V（DS 表 11 注 4）——高于 V_VCCon(min) 会让 UVLO 状态与启动单元 Bang-bang 控制的状态机失去唯一性（机理为本库推断，约束本身是手册白纸黑字）。
• C_VCC 的另一项核算（本库核算）：突发睡眠期电流 460 µA 全靠 C_VCC 撑住，C=10 µF、允许跌 2 V（9.2→7.2 V）时可撑 t=C·ΔV/I≈43 ms——突发关断相位若比这长，VCC 触底重启。C_VCC 因此是“启动时间”与“突发撑持”的联合约束，两侧都要过一遍。
• 为什么关断阈值有两个：Brown-out 后把关断线从 7.2 V 抬到 9.6 V，IC 更早停机、VCC 更早回充——母线已经崩了，别再把最后的电烧光，恢复也更快。
• GND：信号地与功率地的汇合规则见 04 布局节（DG：星点到母线电容负端；ZCD 绕组地先接滤波电容 C50，其余脚地先汇到 IC 地再接 C50 地）。

3. 配置参数表解读（DS 表 8，全 24 参数，FW REV 1.4 默认值）

数字配置与模拟引脚方案的本质差异：模拟方案把“性格”焊死在硅片和外围电阻上；XDPS21071 把性格放在一张 24 行的表里——同一颗芯片可以配置成 45 W PD 头，也可以配置成 12 V/2 A 辅助电源。参数分“可配置/固定”两类（DS §5.2），默认值在 45 W HD 适配器演示板验证过。

配置工具链：.dp Vision GUI + dpIFGen2 隔离接口板（VCC/UART/GND 三线），写入 OTP 后不可改写——先在评估板验证全套参数（DG §8）。

数字可配置 vs 模拟引脚方案（本库对比）：模拟控制器的“性格”由 RT/CS/分压电阻在电路里固化，改一档规格=改 BOM+重验证；XDPS21071 的性格在一张 24 行的表里，且阈值还能随工况插值（PDC 随母线、限流随输出电压——模拟方案做不到）。代价三项核算：①多一条产线配置流程与版本管理（陷阱 10）；②参数口径要盯固件版本；③配置写入是一次性的（OTP），试错成本前置到评估板。选型判据：一个平台要衍生多档输出/多功率规格→数字方案摊薄成本；单一固定规格、产线无 UART 能力→模拟方案更省心（业界经验）。

3A. 绝对最大额定值与热预算解读（DS 表 9/10/11）

热预算校核（本库核算）：静态 I_VCCop1=7.5 mA×VCC 14 V=105 mW；GD0 驱动 Ciss 2 nF @139.4 kHz、10.5 V：P≈C·V²·f≈2 n×110×139.4 k≈31 mW，GD1 更小 → 合计 ~0.17 W → ΔT=0.17×141≈24 K。1s0p 板（141 K/W）在 T_A=85 °C 时结温已达 ~125 °C 上限——DS 表 10 特意给 2s2p 板的 81 K/W，就是告诉高环温适配器必须靠多层板散热；热设计不做，过温保护 130 °C 会在台架上“无故”触发。

4. 关键参数的设计含义（参数→读数→为什么重要）

精炼要点

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