MP6922 — 03 典型应用与设计计算

对标 TI “Application and Implementation” 章节：Design Requirements → 编号设计步骤（每步公式+代入+结果）→ 关键元件选型表。基准案例取手册官方平台：180 W LLC（12 V/15 A）（第 7 页波形与第 11 页图 5 原理图）；手册未给设计流程专章，本篇计算框架由特性表参数推出，推断处标注。

本篇总结

1. 官方验证平台是 12 V/15 A 中心抽头 LLC：SR 管关断应力 ≈2×V_OUT+振铃 ≈36 V 峰值，选 60~80 V 管；每管电流 I_RMS≈11.8 A，r_DS(on)=5 mΩ 时导通损耗 0.70 W/管。
2. SR 上 SR 的收益核算：体二极管方案每管 5.25 W（7.5 A×0.7 V）→ SR 0.70 W，每管省 4.5 W、整机省约 5% 效率——这就是 LLC 大电流输出必上 SR 的原因。
3. 八步设计顺序：电压应力定管 → VD 串阻 → VDD/去耦 → EN → R_LL 定 T_LL → RCP 分压 → 栅回路 → 死区预算复核；每步都有现成公式可代入。
4. R_LL 两端夹逼：T_LL 必须小于重载最小导通脉宽（防重载误锁）、大于“SR 已无油水”的轻载导通脉宽；示例 100 kHz 平台取 1.5 µs → R_LL=68.1 kΩ。
5. RCP 分压比一行式：R_b/(R_a+R_b)=3 V/V_trip；想 25 V 尖峰触发就取 ~1:8.3（如 73.2 kΩ/10 kΩ），配小滤波电容防振铃误触发。
6. VDD 由输出轨直连（12 V 落在 8~24 V 窗口），去耦电容按“轻载锁闭态 600 µA × 最长突发间歇 ÷ 允许跌落”算——示例 10 ms 间歇/0.5 V 跌落 → 12 µF，取 22 µF。
7. 栅回路照手册测试条件来：R_GATE=0 Ω 起步；关断总延迟随栅负载 35 ns(5 nF)→45 ns(10 nF)，管子 Qg 直接进延迟预算。
8. 官方图 5 里三个封装变体（U2=DN / U3=DS / U6=DSE）画在同一张 180 W 图上对比接线——LL 脚用 R18=100 kΩ+C12=1 nF（默认 2.2 µs），可直接抄。

1. 应用概览

图 5 是 MPS 官方 180 W LLC 全图：初级 U1=HR1000A（库内另有深读），次级中心抽头变压器 T1（ER28L），三只 MP6922 封装变体并列绘制（U3=MP6922DS 为主、U2=MP6922DN/U6=MP6922DSE 对比接线）。SR 管漏极接两臂绕组端、源极共接功率地（PGND 轨），输出电容组 2200 µF×3。MP6922 的 VDD 挂次级输出网络（12 V 直连，U3 用 C15=2.2 µF 去耦）；EN 接系统使能信号；DS 版的 LL 接 R18=100 kΩ（并 C12=1 nF）、RCP 经 D6/多级 R-C 网络接漏极感测点（逐值以原文第 11 页为准，待核实）。

2. Design Requirements（设计需求表）

3. 编号设计步骤

第 1 步：电压应力与 SR MOSFET 选型

电压：中心抽头全波整流里，截止管漏极电位 ≈ 2×V_OUT+振铃尖峰（导通管把另一端钳在 ~0 V，截止端绕组电压叠加在 V_OUT 上）。

• 12 V 输出：2×12=24 V，加 30~50% 振铃 → ~36 V 峰值 → 60 V 管够、80 V 从容；
• 该漏极同时就是 VD1/VD2 检测点，须 <180 V（abs max）→ 输出 24 V 级（48 V+振铃 ≈75 V）也安全。

电流与损耗：每管在半周期流过半正弦。I_pk = π/2×I_OUT = 1.571×15 = 23.6 A；每管 I_RMS = I_pk/2 = 11.8 A；每管 I_AVG = I_pk/π = 7.5 A（两管合计 15 A ✓ 复核通过）。

• 导通损耗 P = I_RMS²×r_DS(on)：r_DS=5 mΩ → 139×0.005 = 0.70 W/管；8 mΩ → 1.11 W/管。
• 体二极管对照：7.5 A×0.7 V = 5.25 W/管。SR 净省 4.5 W/管、两管 9.1 W，≈5% 整机效率。
• 权衡：r_DS(on) 小 → Qg 大 → T_Don 从 150 ns 向 250 ns 档漂（10 nF 档）、关断总延迟 35→45 ns。取“r_DS(on) 5~8 mΩ、Qg ≤60 nC @VGS≈10 V”一档（60~80 V 低压管常见），Qg=45 nC 时驱动损耗 P_drv = Q_g×V_G×fsw×2 = 45 n×9.8×100 k×2 ≈ 88 mW（IC 侧可见损耗的一部分）。
• 栅压纪律：VDD=12 V 时 VG(high)=VDD−2.2=9.8 V typ——r_DS(on) 按 VGS=9.8 V 查，别拿 10 V 平台值凑合。

第 2 步：VD 串联电阻

机理：VD 脚内部高压 JFET + −0.7 V 钳位；漏极振铃偶发击穿 0 V 以下时串阻限流（手册 §12.2 明文建议）。

怎么算（手册未给钳位电流额定，正常检测误差可算）：

• 检测误差 = I_bias×R ≤ 1 µA(max)×R。R=1 kΩ → 1 mV，占 70 mV 判据 1.4%——1 kΩ 以下影响可忽略。
• 限流需求：钳位电流额定手册未给，无法从手册直接算上限；经验口径 10 Ω~1 kΩ，官方 180 W 图感测路径用 10 Ω 级（R24/R26/R28=10 Ω，归属待核实）。振铃能量小、源阻抗（PCB+漏感）本身参与限流，小阻值即可。
• 结果：取 100 Ω（兼顾限流与不拖慢检测；R×C_pin，pin 电容 pF 级 → 延迟 ns 级，可忽略）。

第 3 步：VDD 供电与去耦

接法：VDD 接 12 V 输出轨（官方图示），C_DD 就近去耦（官方 U3 用 2.2 µF）。

怎么算（最坏工况=轻载锁闭态 + 输出突发间歇）：

C_DD ≥ I × Δt / ΔV = 600 µA × 10 ms / 0.5 V = 12 µF → 取 22 µF。

（10 ms 间歇与 0.5 V 允许跌落为本例假设；锁闭态电流 600 µA max 为手册值。）UVLO 复核：跌落后 VDD 须 >7 V（UVLO 上升+迟滞），12 V 轨 −0.5 V 跌落仍有 11.5 V ✓。20 V 以上输出同理直连（<24 V）；>24 V 输出需独立辅助电源（abs max 26 V 红线）。

第 4 步：EN 接法

• 最简：悬空=使能（内部 10 µA 上拉）。
• 受控：光耦/系统信号集电极开路下拉，拉到 <0.9 V 关断（留 1.1 V min 阈值裕量）；信号经大阻值串联电阻直驱也可（10 µA×100 kΩ=1 V 压降，100 kΩ 内不影响阈值——推断，按电流算）。
• 避陷阱：不要用长 RC 缓升使 EN 停在 1.5~3.0 V 中间态（逻辑级已工作、驱动级锁定）。

第 5 步：R_LL 轻载阈值电阻（仅 SOIC14）

公式（手册 §13.1）：

T_LL = 2.2 µs × R_LL / 100 kΩ

两端夹逼定 T_LL（fsw=100 kHz，T=10 µs，半周期 5 µs）：

• 上限：重载最小导通脉宽。设重载导通 ≈90% 半周期 = 4.5 µs，留 2 倍裕量 → T_LL < 2.2 µs 级都安全；

• 下限：轻载“还值得 SR”的导通脉宽。LLC 导通角随负载收缩，设 25% 负载时导通 ≈1.1 µs（线性近似，推断——谐振腔实际关系需仿真/实测复核），低于此由体二极管承担整流更为有利；

• 取 T_LL = 1.5 µs（两端之间）：

  R_LL = 100 kΩ × 1.5/2.2 = 68.2 kΩ → 取 E96 68.1 kΩ。

结果复核：R_LL=68.1 kΩ → T_LL=2.2×68.1/100=1.50 µs ✓；退出判据同步缩放为 T_LL+T_LL-H=1.7 µs ✓（迟滞 0.2 µs 不随 R_LL 缩放，手册口径）。若用默认 100 kΩ（T_LL=2.2 µs，官方图 R18 即 100 kΩ+C12 1 nF）：100 kHz 下重载 4.5 µs 仍远大于 2.2 µs ✓；但频率上 200 kHz 后必须重算（02 篇 5.4 推论）。

第 6 步：RCP 分压器（仅 SOIC14）

机理：倒灌时漏极出现高压尖峰，RCP 经分压器监测；V_RCP>3 V 触发、双通道锁 100 µs。

怎么算（触发尖峰目标值 V_trip 为设计选择，示例取 25 V——高于正常振铃、低于器件危险区）：

V_RCP = V_trip × R_b/(R_a+R_b) = 3 V → R_b/(R_a+R_b) = 3/25 = 0.12

取 R_b=10 kΩ → R_a = 10 kΩ×(25−3)/3 = 73.3 kΩ → E96 73.2 kΩ。

• 复核：25 V×10/(73.2+10)=3.0 V ✓ 正好压着 typ 阈值——若要更迟钝可把 V_trip 提到 30 V（R_a=90 kΩ）。
• 滤波：官方图 RCP 网络带 1~2.7 nF 级电容（C11 1 nF 等，待核实）；滤波电容τ与“尖峰必须被 100 µs 锁闭前捕获”之间取平衡——电容过大把尖峰抹平导致不触发，过小则振铃误触发。上臂用大电阻（百 kΩ 级）时必须并联小电容给高频尖峰留直通路径（经验）。
• 注意：RCP 是粗粒度保护（100 µs 全锁），不能替代第 8 步的关断预算。

第 7 步：栅回路

• R_GATE=0 Ω（手册测试条件口径）起步；需要抑制振铃时加 2~4.7 Ω 小阻并复核关断总延迟增量（经验）。
• 关断猛度由 IC 保证（1 Ω 下拉/3 A），设计者的任务是把回路面积压到最小：VG↔栅、VS↔源、VD↔漏三对线各自紧贴并行，两通道镜像对称（04 篇布局节）。
• 栅压 9.8 V（VDD=12 V）不要外接稳压管随意钳位——影响调节环的 r_DS 养成机制（推断）。

第 8 步：死区预算复核（把前 7 步串起来）

以最终选型代入（I_pk=23.6 A、fsw=100 kHz）：

• 过零斜率 di/dt = 2πf×I_pk = 6.283×10⁵×23.6 = 14.8 A/µs；
• 判据触发时的倒灌：r_DS 已被调节环养大（设 30 mΩ）→ 30 mV/30 mΩ = 1 A；
• 栅放电窗倒灌增量：45 ns（10 nF 档）×14.8 A/µs = 0.67 A；
• 合计倒灌 ≈1.7 A 级、持续 <100 ns → 单次电荷 <0.2 µC，体二极管/回路无压力 ✓；
• 同步导通期复核：重载 4.5 µs > T_MIN=1 µs ✓（手册红线）；
• fsw 上限复核：100 kHz ≪ 300 kHz ✓；若计划 >200 kHz，回到第 5 步把 R_LL 重算。

第 9 步：热校核（IC 自身 + SR 管）

IC 自耗（SOIC8E，θ_JA=50 ℃/W）：

• 静态：I_q=4 mA typ（高温端按曲线 4.8 mA 校核）×12 V=48~58 mW；
• 驱动：88 mW（第 1 步 Qg=45 nC 口径）；
• 合计 P_IC ≈ 0.14 W → ΔT = 0.14×50 = 7 ℃——IC 自身温升低，结温裕量全部留给 SR 管。

SR 管（每管 0.70 W 导通损耗 + 延迟段体二极管份额 ~0.03 W）：TO-220/TO-263 类封装 R_θJC≈1 ℃/W 级 + 散热器/铺铜即可；重点核对壳温而非只看效率表（04 篇清单第 12 条）。

SOIC14 的功耗上限复核：T_A=85 ℃ 时 P_D(max)=(150−85)/86=0.76 W ≫ 0.14 W ✓（换 SOIC8 则为 0.72 W，同样无忧）。

第 10 步：整机效率预算（SR 相关损耗台账）

对照组（不用 SR，纯体二极管）：7.5 A×0.7 V×2 = 10.5 W（5.8%）。SR 净赚 ~8.9 W/4.9 个效率点——台账里最大的一项就是“导通 vs 二极管”的差，其余都是零头。这张表也是排障的基准：实测效率比预算低 2 个点以上时，优先怀疑“SR 没在正常工作”（锁闭/误触发，04 篇陷阱 2/3/4）而不是参数没调好。

4. 关键元件选型表

5. 变体适配与官方平台复现

24 V 级输出（如 TV 电源 24 V）要改什么：应力翻倍——截止管漏极 2×24+振铃 ≈ 72 V 峰 → 选 100~150 V 管（VD 脚 180 V 上限仍可覆盖）；I_OUT 减半 → I_RMS≈5.9 A → r_DS 可放宽到 10~15 mΩ；VDD 直连 24 V 接近 8~24 V 窗口上限（abs max 26 V）——输出空载爬升若过冲 >26 V 必须加 OVP 或改辅助源供电（推断：过冲场景手册未讨论，属工程校核）。R_LL/RCP 计算流程不变，代自己的 fsw 与振铃值。

19~20 V 笔记本适配器：介于两者之间，VDD 直连最为便捷（落在窗口中部）；管子 100 V 档；其余同 12 V 流程。

复现官方 180 W 平台：图 5 与 HR1000A（库内深读）同板——初级 FSET/TIMER 等设定见 HR1000A 篇；MP6922 侧直接可抄的值：R18=100 kΩ+C12=1 nF（LL，默认 T_LL=2.2 µs）、C15=2.2 µF（VDD 去耦）、SR 漏极感测路径 10 Ω 级串阻；RCP 网络逐值待核实（D6+多级 R-C）。若 fsw 高于 ~200 kHz，别忘了 R_LL 不能照抄 100 kΩ（02 篇 5.4）。

6. 设计复核清单（提交 layout 前逐条打勾）

三封装 BOM 差异速览（同一功率级下，封装选择对料表的影响）：

精炼要点

上一级：MP6922