开关电源知识库

MP6951 规格书全译 —《Fast Turn-Off Rectifier for Flyback Converter with Intelligent VDS Ringing Detection》（带智能 VDS 振铃检测、用于反激变换器的快关断整流器）

原文：MPS（Monolithic Power Systems）《MP6951 – High-Frequency Flyback SR Driver with VDS Ringing Detection》Datasheet，文档版本 Rev. 1.0（2022-09-28，Initial Release，此后无修订），共 19 页。原文 PDF：datasheet/MP6951_datasheet.pdf。 本篇为规格书全文忠实翻译：逐节覆盖描述/特性/应用/典型应用/订购与顶标记/引脚功能（6 脚逐一）/绝对最大额定值与推荐工作条件全表/电气特性全表（min/typ/max 逐行，按 5 个功能分组）/典型特性曲线逐图（9 幅温漂曲线 + 6 幅实测波形）/功能框图/工作原理全节（式 1、图 2~4）/应用信息全节（式 2~4、含代入数字示例、图 5~10）/PCB 布局指南（图 11~13）/典型应用电路（图 14）/封装信息（注 1~7）/载体信息/修订历史。版权归 MPS。 ⚠️ 译注约定：文本提取字形问题与原文内部不一致处均以「译注」标明（乘号 ×、式 4 的 ≤ 在 txt 提取中丢失/乱码，已对照原 PDF 核验）；原文特性页 “<300µA” 与电气特性表 “IQ 最大 355µA” 不一致，以电气特性表为准。 插图为原版图翻拍（img/ds12_*.png）：150 dpi 渲染 datasheet/MP6951_datasheet.pdf 后按图题裁取，已就地插入各小节（共 12 幅）。

1. 描述（DESCRIPTION）

MP6951 是采用倒装芯片（flip-chip）装配工艺的次级同步整流（Synchronous Rectification, SR）驱动器，面向高频反激变换器，可支持开关频率最高 1 MHz 的反激变换器。外部 SR MOSFET 的正向压降被调节到约 40 mV；电压一旦变负，MP6951 立即关断 SR MOSFET。

MP6951 采用智能 VDS 振铃检测技术，可防止 MOSFET 栅驱动在断续导通模式（Discontinuous Conduction Mode, DCM）与准谐振（Quasi-Resonant, QR）工作期间因 VDS 振荡而被误触发。器件采用节省空间的 TSOT23-6 封装。

2. 特性与应用（FEATURES / APPLICATIONS，全译）

应用（APPLICATIONS）：USB PD 与快充充电器；适配器；通用反激电源。

所有 MPS 器件无铅、无卤素并符合 RoHS 指令。MPS 绿色状态请访问 MPS 网站 Quality Assurance 栏目。“MPS”、MPS 标志与 “Simple, Easy Solutions” 为 Monolithic Power Systems, Inc. 或其子公司的商标。

3. 典型应用（TYPICAL APPLICATION，第 2 页）

第 2 页为典型应用原理图（图片）：MP6951 的六脚 DRV/GND/TW/VDD/SRD/HVC 与反激变压器次级绕组、SR MOSFET 及输出 VOUT+/VOUT− 相连；连接关系与第 16 页“典型应用电路”（图 14）相同，图形细节见原 PDF。

MP6951 典型应用（反激次级、高侧 SR，MPS MP6951 DS 第 2 页原版图，翻拍自手册）

4. 订购信息与顶部标记（ORDERING INFORMATION / TOP MARKING）

订货型号 封装 顶部标记
MP6951GJ TSOT23-6 见下

* 编带（Tape & Reel）订货加后缀 -Z（如 MP6951GJ-Z）。

顶标记：BUJ = MP6951GJ 的产品代码；Y = 年份代码（标记图案见原 PDF 第 3 页）。

5. 引脚功能与封装参考（PIN FUNCTIONS / PACKAGE REFERENCE）

TSOT23-6 顶视图（TOP VIEW）引脚排布：左列自上而下 1 HVC、2 GND、3 TW；右列自上而下 6 SRD、5 DRV、4 VDD（中央印 MP6951 / TSOT23-6）。

MP6951 封装参考（TSOT23-6 顶视图，MPS MP6951 DS 第 3 页原版图，翻拍自手册）

引脚号 名称 功能描述（全译）
1 HVC 高压（HV）线性调整器输入。
2 GND 地。GND 引脚是 MOSFET 源极检测的参考点。
3 TW VDS 振铃检测时间窗的配置引脚。将 TW 经外部电阻接 GND。
4 VDD 线性调整器输出。VDD 引脚为 IC 供电。
5 DRV MOSFET 栅驱动输出。
6 SRD MOSFET 漏极电压检测。

6. 绝对最大额定值 / 推荐工作条件 / 热阻（全表）

6.1 绝对最大额定值（ABSOLUTE MAXIMUM RATINGS）

参数 值
VDD、DRV 对 GND −0.3 V ~ +14 V
HVC、SRD 对 GND −1 V ~ +180 V
其他引脚对 GND −0.3 V ~ +6.5 V
连续功耗（TA = 25 ℃）（注 2） 0.56 W
结温 150 ℃
引脚温度（焊接） 260 ℃
存储温度 −55 ℃ ~ +150 ℃

注 1：超过这些额定值可能损坏器件。 注 2：最大允许功耗是最大结温 TJ(MAX)、结到环境热阻 θJA 与环境温度 TA 的函数；任意环境温度下的最大允许连续功耗按 PD(MAX) = (TJ(MAX) − TA) / θJA 计算。超过最大允许功耗会使芯片温度过高，调整器可能进入热关断；内部热关断电路保护器件免受永久损坏。

6.2 推荐工作条件（Recommended Operation Conditions）

参数 值
VDD 对 GND 4.5 V ~ 13 V
HVC、SRD 对 GND −1 V ~ +150 V
最大结温（TJ） 125 ℃

注 3：超出推荐工作条件范围，不保证器件功能正常。

6.3 热阻（Thermal Resistance）

封装 θJA θJC
TSOT23-6 220 110

单位 ℃/W。注 4：按 JESD51-7、4 层 PCB 测量。

7. 电气特性（ELECTRICAL CHARACTERISTICS，全表逐行）

条件：VDD = 6.7 V，TJ = −40 ℃ ~ +125 ℃，除非另有说明。

7.1 IC 供电功能（IC Supply Function）

参数 符号 条件 Min Typ Max 单位
VDD 欠压锁定（UVLO）上升阈值 VUVLO — 4 4.2 4.4 V
VDD UVLO 迟滞 VUVLO_HYS — 0.1 0.2 0.3 V
VDD 调节电压 VDD_HVC SRD = 12 V，HVC = 12 V 6.1 6.5 6.9 V
VDD 调节电压 VDD_SRD SRD = 12 V，HVC = 3 V 4.55 4.9 5.25 V
VDD 充电电流 IVDD_SRD VDD = 4 V，SRD = 30 V，CDD = 1 µF 23 43 63 mA
VDD 充电电流 IVDD_HVC VDD = VDD_HVC − 1 V，HVC = 12 V，CDD = 1 µF 20 50 80 mA
VDD 充电电流 IVDD_HVC VDD = VDD_HVC − 1 V，HVC = 30 V，CDD = 1 µF 40 72 105 mA
工作电流 ICC VDD = 6.7 V，CLOAD = 2.2 nF，fSW = 100 kHz — 2.3 3 mA
工作电流 ICC VDD = 5 V，CLOAD = 2.2 nF，fSW = 100 kHz — 1.8 2.4 mA
静态电流 IQ VDD = 5 V — — 355 µA
关断电流 ISD(VDD) VDD = VUVLO − 0.1 V — — 100 µA

7.2 高压 SRD 引脚（High Voltage SRD Pin）

参数 符号 条件 Min Typ Max 单位
SRD 引脚输入偏置电流 —（原文未印符号） VDD = 100 V［译注 2］ — — 65 µA
SRD 引脚输入偏置电流 —（原文未印符号） VDD = 30 V — — 28 µA

7.3 调节控制部分（Regulation Control Section）

参数 符号 条件 Min Typ Max 单位
正向调节电压（GND−SRD） VFWD — — 40 — mV
开通阈值（SRD−GND） VON — −110 −80 −50 mV
关断阈值（SRD−GND） VOFF — −14 −4 +5 mV
开通延迟 tDON_FAST CLOAD = 2.2 nF — 30 — ns
关断延迟 tDOFF CLOAD = 2.2 nF — 20 — ns
低栅荷模式下开通延迟 tDON_LGC CLOAD = 2.2 nF — 300 — ns
关断传播延迟（注 5） —（原文未印符号） — — 10 — ns
开通消隐时间 tMOT — — 0.62 — µs
关断消隐阈值（SRD−GND） VB-OFF — 1.3 1.8 2.1 V
最短导通时间内关断阈值（SRD−GND） VB-ON — 1.3 1.8 2.1 V［译注 3］

7.4 VDS 振铃检测（VDS Ringing Detection）

参数 符号 条件 Min Typ Max 单位
压摆率检测时间窗阈值 tW_SRD RTW = 100 kΩ 320 440 560 ns

7.5 栅驱动部分（Gate Driver Section）

参数 符号 条件 Min Typ Max 单位
VDRV（低） VDRV-L ILOAD = 10 mA — 5 15 mV
VDRV（高） VDRV-H ILOAD = 0 mA — VDD − 0.1 — V
高栅荷模式最大源电流（注 5） ICH_HGC — — 0.5 — A
低栅荷模式最大源电流（注 5） ICH_LGC — — 100 — mA
最大灌电流（注 5） —（原文未印符号） — — 3 — A
下拉阻抗 —（原文未印符号） ILOAD = 10 mA — 0.5 1 Ω

注 5：由表征与设计保证（Guaranteed by characterization and design）。

译注 2：原文条件列即印作 “VDD = 100 V / VDD = 30 V”（经 PDF 核验，非提取错误）；但本行属“高压 SRD 引脚”组且 VDD 绝对最大仅 14 V，按物理意义应为 SRD 引脚电压 100 V/30 V，疑为原文笔误。 译注 3：原 PDF 中 VB-OFF 与 VB-ON 两行共用同一组合并单元格 min/typ/max（1.3/1.8/2.1 V）；txt 提取因合并单元格丢失该行数值，此处按 PDF 补全。

8. 典型特性曲线（TYPICAL PERFORMANCE CHARACTERISTICS，逐图）

温漂曲线（第 7~8 页，横轴均为温度 −50~125 ℃）：

页 曲线标题（译） 条件 纵轴范围 曲线名
7 工作电流 vs. 温度 VDD = 6.7 V，CLOAD = 2.2 nF，fSW = 100 kHz 1.60~2.68 mA ICC_6p7
7 静态电流 vs. 温度 VDD = 5 V 235~283 µA IQ_5V
7 开通延迟 vs. 温度 VDD = 6.7 V，CLOAD = 2.2 nF 10~34 ns TDON_FAST
7 LGC 模式下开通延迟 vs. 温度 VDD = 6.7 V，CLOAD = 2.2 nF 220~400 ns TDON_LGC
7 关断延迟 vs. 温度 VDD = 6.7 V，CLOAD = 2.2 nF 12~30 ns TDOFF
7 正向调节电压（GND−SRD）vs. 温度 — 25~55 mV VFWD
8 压摆率检测时间窗阈值 vs. 温度 RTW = 100 kΩ 400~472 ns TW_SRD
8 VDD 最大充电电流 vs. 温度 VDD = VDD_HVC − 1 V，VHVC = 30 V 40~100 mA IVDD_HVC_30V
8 VDD 最大充电电流 vs. 温度 VDD = VDD_HVC − 1 V，VHVC = 12 V 15~75 mA IVDD_HVC_12V

实测工作波形（第 9 页，6 幅示波器截图，均为 CH1: VDS、CH2: VGS、CH3: VDD，HVC 接 MOSFET 漏极）：

应用（译） 条件
65 W ZVS 反激应用的工作波形 VIN = 220 VAC，VOUT = 20 V，IOUT = 3.25 A
45 W ZVS 反激应用的工作波形 VIN = 220 VAC，VOUT = 20 V，IOUT = 2.25 A
65 W QR 反激应用的工作波形 VIN = 110 VAC，VOUT = 20 V，IOUT = 3.25 A
65 W QR 反激应用的工作波形 VIN = 220 VAC，VOUT = 20 V，IOUT = 3.25 A
高频（HF）反激应用的工作波形 VIN = 220 VAC，VOUT = 20 V，IOUT = 1 A
高频（HF）反激应用的工作波形 VIN = 220 VAC，VOUT = 20 V，IOUT = 3.25 A

9. 功能框图（FUNCTIONAL BLOCK DIAGRAM，图 1）

图 1：功能框图——HVC 与 SRD 各经“功率管理”单元（Power Management，含 IVDD_HVC/IVDD_SRD 电流源与 VDD_HVC/VDD_SRD 调节点）产生 VDD；SRD 接“智能 VDS 振铃检测”块（Intelligent VDS Ringing Detection，含 VON/VOFF 阈值、最短导通时间 Min On Time 与 t1 采样单元）；TW 接“VDS 振铃检测时间窗单元”（VDS Ringing Detection Window Unit，tW）；检测逻辑经 SR 触发器（Q/S 与 Q/R）送“驱动开/关单元”（Drv On/Off Unit），由“驱动单元”（Driver Unit，供电取自 VDD）输出 DRV 至 GND 参考端。

MP6951 功能框图（MPS MP6951 DS 图 1 原版，翻拍自手册）

10. 工作原理（OPERATION，全译）

10.1 概述

MP6951 支持 DCM、CCM、QR、ZVS 与有源钳位反激工作。控制电路在正向模式下控制栅极，并在 SR MOSFET 电流降到零时将栅极关断。

10.2 VDD 自供电（Self-Power Supply on VDD）

MP6951 由 VDD 引脚电压（VDD）供电，VDD 可由内部电流源经 HVC 与 SRD 两条路径充电：

VDD 被钳位于其最大值 VDD_HVC。

10.3 启动与欠压锁定（Start-Up and UVLO）

VDD 超过 VUVLO 后，MP6951 退出 UVLO 状态并开始工作。若 VDD 跌破 VUVLO − VUVLO_HYS，MP6951 进入休眠模式，DRV 保持低电平。

10.4 开通相位（Turn-On Phase，图 2）

若 VDS 电压（VSRD − VGND）因 SR MOSFET 体二极管导通而跌破开通阈值（VON），SR MOSFET 经过一段开通延迟后开通（图 2）。图 2 在 VDS 轴上自上而下标注的电平：VB-OFF、VOFF、−VFWD、VON；事件标注：驱动开始被下拉（Driver begin to be pulled down）、驱动关断（Driver turn off）、tMOT（开通消隐段）、开通延迟（Turn On Delay）、开通消隐（Turn On Blanking）、关断延迟（Turn Off Delay）、关断消隐（Turn Off Blanking）；VGS_SR 以 2 V 电平绘出。

MP6951 开通/关断时序图（MPS MP6951 DS 图 2 原版，翻拍自手册）

10.5 智能 VDS 振铃检测（Intelligent VDS Ringing Detection，图 3/4，式 1）

MP6951 采用专利的智能方法检测由 VDS 振铃引起的体二极管导通，避免 SR 栅极被误触发（图 3：因 SRD 电压振铃导致 SR 栅极误开通，波形 VDS_SR 与 VGS_SR，图注 “SRD 电压振铃导致 SR 栅极误触发”）。

因 SRD 电压振铃导致 SR 栅极误开通（MPS MP6951 DS 图 3 原版，翻拍自手册）

每个开关周期对 SRD 电压峰值平台期（plateau）的时长（t1）采样一次。若 t1 长于可配置的检测时间窗（tW），MP6951 进入高栅荷模式（high gate charge mode），内部 SR_ACTIVE 标志拉高；在此模式下，一旦 VDS 电压跌破 VON，MP6951 经短开通延迟（tDON_FAST）、以最大源电流（ICH_HGC）开通 SR MOSFET（图 4）。

若检测到 t1 短于 tW，MP6951 进入低栅荷模式（low gate charge mode）：SR 栅驱动的最大源电流降为 ICH_LGC，且开通相位带长开通延迟（tDON_LGC）（图 4，图中标注 “Low gate charge mode”）。低栅荷模式下，由 VDS 振铃引起的体二极管提前导通，因驱动源电流小、开通延迟长而无法触发 SR MOSFET。

MP6951 的 VDS 振铃检测（t1 与 tW 比较、SR_Active 标志与低栅荷模式，MPS MP6951 DS 图 4 原版，翻拍自手册）

高线输入（输入电压高）时，反激原边占空比降低，t1 可能始终短于 tW。MP6951 能识别这类情况，并将 SR 栅驱动保持在高栅荷模式。

VDS 振铃检测时间窗（tW）经 TW 引脚配置，按式 (1) 计算：

$$t_W = \frac{R_{TW}}{100\,\mathrm{k\Omega}} \times t_{W\_SRD} \tag{1}$$

译注 4：式 (1) 原文以分式与 tW_SRD 并列相乘表示（无显式乘号），txt 提取中乘号丢失，经 PDF 核验为相乘关系。

10.6 开通消隐（Turn-On Blanking）

控制电路含消隐功能。当电路把 MOSFET 拉向导通时，会确保导通状态至少维持一个开通消隐时间（tMOT）。tMOT 防止 MOSFET 因 VDS 振铃而意外关断——此期间关断阈值被消隐（图 2）。但若在此开通消隐时间内 VDS 升到 VB-ON 以上，VGS_SR 会被立即拉低，关断 SR MOSFET。

10.7 导通相位（Conduction Phase）

当开关电流下降使 VDS 升到正向调节电压（−VFWD）以上时，MP6951 下拉栅驱动电压电平，以抬高 SR MOSFET 的导通电阻。借助这一控制方案，即使流过 MOSFET 的电流相当小，VDS 也被调整到约等于 −VFWD（见第 11 页图 2）。该功能在 SR MOSFET 准备关断时把驱动电压拉低，从而提升关断速度。

10.8 关断相位（Turn-Off Phase）

当 VDS 升到触发关断阈值（VOFF）时，栅电压经极短的关断延迟（tDOFF）被拉到零（见第 12 页图 2）。

10.9 关断消隐（Turn-Off Blanking）

VDS 达到关断阈值（VOFF）、栅驱动的 VGS_SR 被拉零之后，会施加一段关断消隐时间；此期间栅驱动信号锁存为关断。当 VDS 升到 VB-OFF 时，关断消隐解除（见第 11 页图 2）。

11. 应用信息（APPLICATION INFORMATION，全译）

11.1 智能 VDS 振铃检测（图 5/6）

DCM 下，退磁振铃可能把 VDS 拉到 0 V 以下。若 VDS 在振铃过程中触发开通阈值，不具备 VDS 振铃检测能力的 SR 控制器可能误开通其 MOSFET。图 5 给出该误开通场景的波形（无 VDS 振铃检测时的误开通）。误开通 MOSFET 会增大功率损耗；若原边 FET 在最短导通时间内开通，还可能导致直通（shoot-through）。

由于振铃频率总是远高于原边 MOSFET 的开关频率，振铃时间窗的长度短于 VDS 平台期的长度。只要为 tW 设置合适的时长，SR IC 即可区分“VDS 振铃”与“原边 MOSFET 开通导致的 VDS 平台”，该功能防止因 VDS 振铃而误开通（见图 6：有 VDS 振铃检测时防止误开通）。

无 VDS 振铃检测时的误开通（实测波形，MPS MP6951 DS 图 5 原版，翻拍自手册）

有 VDS 振铃检测时防止误开通（实测波形，MPS MP6951 DS 图 6 原版，翻拍自手册）

11.2 SRD 与 HVC 外部电阻选型

过压（Over-Voltage, OV）条件可能损坏器件，必须进行适当设计以保证 IC 安全工作，尤其是高压脚（SRD 与 HVC）。

SR MOSFET 体二极管导通时，其正向压降可能超过 SRD 引脚的负压额定值。此时建议在 SRD 引脚与 MOSFET 漏极之间放置外部电阻，阻值至少 300 Ω。注意该电阻不能太大：过大的阻值会损害 VDD 供电并影响 VDS 振铃检测。一般不建议使用超过 1 kΩ 的电阻；每个实际应用应依据 VDD 供电与振铃检测来选取电阻。

在 HVC 也可能承受负电压偏置的场合（如无辅助绕组的高侧设置），必须在 HVC 路径上放置同值的外部电阻。此外，若使用阻塞二极管（block diode），建议其反向恢复时间短于 250 ns。

HVC 充电（VDD）电流可能在 SRD 电阻上造成不期望的电压降。这种场景下应先在 SRD 引脚接一个电阻；另外，在 HVC 引脚上再接一个电阻可能也有益。

11.3 典型系统实现（图 7/8/9，式 2）

图 7：HVC 接 MOSFET 漏极的 MP6951 高侧整流应用。

MP6951 高侧整流、HVC 接 MOSFET 漏极（MPS MP6951 DS 图 7 原版，翻拍自手册）

图 8：HVC 经外部二极管接副边输出地的应用。 HVC 最大电压按式 (2) 计算：

$$V_{HVC(MAX)} = V_{IN} \times \frac{N_S}{N_P} \tag{2}$$

译注 5：原文未给出 NS/NP 的变量定义，按上下文为变压器副边/原边匝数。

图 9：HVC 接输出的低侧整流应用。对 MP6951，低侧整流仅推荐用于输出电压（VOUT）超过 VDD_SRD 的应用。

MP6951 低侧整流、HVC 接输出（MPS MP6951 DS 图 9 原版，翻拍自手册）

11.4 SR MOSFET 选型（式 3/4，图 10）

功率 MOSFET 选型是 RDS(ON) 与总栅荷（QG）之间的折衷。要获得更高效率，优先选 RDS(ON) 更小的 MOSFET；通常 RDS(ON) 越小 QG 越大，这会降低开/关速度并增大功率损耗与驱动损耗。

由于驱动期间的开关电流相当小时，VDS 会被调节到约等于 −VFWD，不推荐 RDS(ON) 过低的 MOSFET：因为当 VDS = −ISD × RDS(ON) 超过 −VFWD 时，栅驱动会拉低（提前进入调节段）。MOSFET 的 RDS(ON) 并不决定导通损耗——导通损耗按式 (3) 计算：

$$P_{CON} = -V_{DS} \times I_{SD} \approx I_{SD} \times V_{FWD} \tag{3}$$

译注 6：式 (3) 原文乘号即印作 “x”（非 ×），照录。

要使 MOSFET 的 RDS(ON) 得到较充分的利用，MOSFET 应在 SR 导通周期的至少 50% 时间内完全导通。用式 (4) 估算 VDS：

$$V_{DS} = -I_C \times R_{DS(ON)} = -\frac{I_{OUT}}{D} \times R_{DS(ON)} \le -V_{FWD} \tag{4}$$

其中：VDS 为 MOSFET 漏源电压，D 为副边占空比，IOUT 为输出电流，VFWD 为正向电压阈值。

译注 7：式 (4) 在 txt 提取中两处字形乱码（“−IC□RDS(ON)” 与 “…RDS(ON)□−VFWD”，乱码字符为 “”），经原 PDF 核验分别为乘号 × 与不等号 ≤。

图 10 给出反激应用（同步整流）的典型波形。设占空比为 50%，MOSFET 的 RDS(ON) 推荐至少为 20/IOUT（单位 mΩ）；例如 5 A 的应用，RDS(ON) 不应低于 4 mΩ。图 10 标注：50% SR 导通周期（50% SR Conduction Period）、ISD、IPEAK、IVALLEY、IC = (IPEAK + IVALLEY)/2、IOUT = IC × D、VGS 与 SR 导通周期（SR Conduction Period）。

MP6951 反激同步整流典型波形（MPS MP6951 DS 图 10 原版，翻拍自手册）

12. PCB 布局指南（PCB LAYOUT GUIDELINES，图 11/12/13）

PCB 布局决定 SR IC 能否稳定工作。为获得最佳结果，请参见图 11、图 12、图 13 并遵循以下准则。

SRD/GND 感应（Sensing for SRD/GND）

  1. 感应连线（SRD/GND）尽量靠近 MOSFET（漏/源）放置。
  2. 感应环路尽量小。
  3. 使 IC 避开功率环路，防止感应环路和功率环路相互干扰（图 11：SRD/GND 电压感应——感应环路尽量小，感应环路和功率环路分开）。
  4. 从 VDD 到 GND 放置去耦陶瓷电容，并靠近 IC，保证充分滤波。

栅驱动环路（Gate Driver Loop）

  1. 栅驱动环路尽量小，使寄生电感最小。
  2. 驱动信号布线远离 SRD 感应走线。

布局示例（Layout Example）

图 12：单层板、穿孔（through-hole）变压器、TO220 封装 SR MOSFET 的推荐布局（图例：Layout Trace 布线走线、Components Pad 元件焊盘、Jump Wire 跳线）。

  1. RSN 与 CSN 构成 SR MOSFET 的 RC 缓冲（snubber）网络。
  2. 使感应环路（SRD 与 GND 到 SR MOSFET）最小。
  3. 将感应环路和功率环路分开。
  4. 将 VDD 去耦电容（C2）放在 VDD 旁（图中 R1~R4、Q1、C1、C2、CSN、RSN、U1 为示例元件位号）。

MP6951 推荐 PCB 布局示例——TO220 封装 SR MOSFET（单层板、穿孔变压器，MPS MP6951 DS 图 12 原版，翻拍自手册）

图 13：单层板、PowerPAK/SO8 封装 SR MOSFET 的推荐布局（另一例）。

  1. 使感应环路和功率环路最小，防止两环路相互干扰。

13. 典型应用电路（TYPICAL APPLICATION CIRCUIT，图 14）

图 14：典型应用电路（与第 2 页“典型应用”相同：MP6951 的 DRV/GND/TW/VDD/SRD/HVC 六脚与反激变压器次级、SR MOSFET、VOUT+/VOUT− 的连接，图形见原 PDF）。

14. 封装信息（PACKAGE INFORMATION）

6 引脚 TSOT23 封装外形图（PACKAGE OUTLINE DRAWING FOR 6L TSOT23）／封装信息（PACKAGE INFORMATION）：图纸编号 MF-PO-D-0011 revision 4.0，封装 TSOT23-6。含顶视图（TOP VIEW）、正视图（FRONT VIEW，含定位面 SEATING PLANE）、侧视图（SIDE VIEW）、细节 A（DETAIL “A”）、推荐焊盘图形（RECOMMENDED LAND PATTERN）、示例顶标记（EXAMPLE TOP MARK）与 Pin 1 标识（PIN 1 ID）。注：

  1. 所有尺寸单位为毫米；
  2. 封装长度不含塑封飞边（mold flash）、凸出（protrusion）或浇口毛刺（gate burr）；
  3. 封装宽度不含引脚间飞边（interlead flash）或凸出；
  4. 引脚共面性（成型后引脚底部）最大 0.10 毫米；
  5. 图纸符合 JEDEC MO-193、变体 AB；
  6. 图纸非按比例绘制；
  7. 自左向右读取顶标记时，Pin 1 为左下引脚（见示例顶标记）。

15. 载体信息（CARRIER INFORMATION）

编带方向（Feed Direction）与各载体 Pin 1 位置见原 PDF 图示。

订货号 封装描述 每盘数量 每管数量 每托数量 卷盘直径 载带宽度 载带节距
MP6951GJ-Z TSOT23-6 3000 N/A N/A 7 in 8 mm 4 mm

16. 修订历史与声明（REVISION HISTORY / NOTICE）

修订号 修订日期 说明 更新页
1.0 9/28/2022 首次发布（Initial Release） —

声明：本文档所含信息如有变更恕不另行通知，当前规格请联系 MPS。用户在将 MPS 产品集成到任何应用时，应自行保证不侵犯第三方知识产权；MPS 对所述应用不承担任何法律责任。

译者附注

  1. 原文内部数值不一致：特性页 “<300µA Quiescent Current (IQ)” 与电气特性表 IQ 最大 355 µA（VDD = 5 V）不一致——以电气特性表为准（温漂曲线 IQ_5V 实测约 235~283 µA，特性页疑按典型量级表述）；
  2. SRD 偏置电流条件列原文印作 “VDD = 100 V / 30 V”（PDF 核验非提取错误），按行属“高压 SRD 引脚”组及 VDD 上限 14 V 判断应为 SRD 脚电压，疑原文笔误；
  3. VB-ON 数值在 txt 提取中因原 PDF 合并单元格而缺失，经 PDF 核验与 VB-OFF 共用 1.3/1.8/2.1 V；
  4. 字形问题：本 txt 提取中 µ 字形基本完好；式 (1) 乘号、式 (4) 的 × 与 ≤（提取为乱码字符）丢失，均经原 PDF 核验后按原文补全，未做任何数值改动；
  5. 图 1~14、第 2 页典型应用及第 17 页封装图为图片：图题已逐条翻译，图内标注（电平、事件、位号、通道）在对应章节按原文转录，图形细节见原 PDF；
  6. 器件定位：MP6951 为次级侧 SR 驱动器，与初级控制器（QR/ZVS/ACF/HFB）配合使用；HVC 从 SR MOSFET 漏极取电实现“无需辅助绕组”的自供电，是其在 ZVS/ACF 应用中区别于传统 SR 控制器的关键。

上一级：MP6951

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MP6951 · 拓扑IC
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